KR100254619B1 - 반도체장치 제조방법 - Google Patents
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Abstract
모스 트랜지스터와 아날로그 커패시터를 구비한 반도체장치의 제조방법에 관하여 개시한다. 본 발명은 필드 산화막에 의해 제1, 제2, 및 제3 활성 영역이 한정되는 반도체기판 전면에 제1 절연막 및 제1 전도막을 순차적으로 형성하는 단계와, 상기 제1 활성 영역을 노출시키는 단계와, 상기 결과물 전면에 상기 제1 절연막보다 두꺼운 제2 절연막과 제2 전도막을 순차적으로 형성하는 단계와, 상기 제2 전도막 및 상기 제2 절연막을 패터닝함으로써 상기 제1 활성 영역 상에는 제1 게이트를 형성하고, 상기 제3 활성 영역 상부에는 커패시터 유전막 및 커패시터 상부 전극을 형성하는 단계와, 상기 제1 전도막 및 상기 제1 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제2 게이트를 형성하고, 상기 제3 활성 영역 상에는 커패시터 하부 전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 단순한 공정으로 신뢰성있게 서로 다른 임계 작동전압을 갖는 모스 트랜지스터와 아날로그 커패시터를 형성할 수 있다.
Description
본 발명은 반도체장치 제조방법에 관한 것으로서, 특히 서로 다른 두께를 갖는 게이트 절연막을 갖는 모스 트랜지스터(MOS transistor)와 아날로그 커패시터(analog capacitor)를 구비한 반도체장치를 제조하는 방법에 관한 것이다.
반도체장치의 응용 분야가 커짐에 따라 A/D 콘버터(analog to digital converter) 또는 D/A 콘버터(digital to analog converter) 회로 등에 적용되는 아날로그 커패시터와 서로 다른 임계 동작 전압을 갖는 모스 트랜지스터를 함께 구비하는 반도체장치가 요구되고 있다. 그러나, 동일한 기판 상에 서로 다른 임계 동작 전압을 갖는 모스 트랜지스터와 아날로그 커패시터를 간단한 방법으로 신뢰성 있게 형성하는 것은 매우 어려운 문제이다.
도 1a 내지 도 1i는 종래의 반도체장치 제조방법을 설명하기 위한 단면도들이다.
도 1a는 필드 산화막(15)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(10) 상에 제1 활성 영역(A), 제2 활성 영역(B), 및 제3 활성 영역(C)을 한정하는 필드 산화막(15)을 형성한다.
도 1b는 열산화막(20)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 필드 산화막(15)이 형성된 결과물 전면에 열산화 공정으로 열산화막(20)을 형성한다. 여기서, 상기 필드 산화막(15)상에 형성된 열산화막은 상기 활성 영역(A, B, C)에 비해 매우 작은 두께를 갖기 때문에 무시하여 도시하지 않았다.
도 1c는 제2 활성 영역(B) 및 제3 활성 영역(C)을 노출시키는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)을 노출시키도록 상기 결과물 상에 감광막 패턴(25)을 형성한다. 이어서, 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)이 노출되도록 상기 감광막 패턴(25)을 식각 마스크로 하여 상기 열산화막(20)을 습식 식각 방법으로 제거하여 상기 제2 활성 영역(B) 및 상기 제3 활성 영역(C)을 노출시킨다. 이 때, 제거되지 않는 상기 제1 활성 영역(A) 상의 상기 열산화막(20)은 상기 감광막 패턴(25)과 접하기 때문에 상기 감광막 패턴(25)에서 상기 열산화막(20)으로 불순물이 유입되기 쉽다.
도 1d는 제1 게이트 절연막(20a) 및 제2 게이트 절연막(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 감광막 패턴(25)을 제거한다. 이어서, 산화 공정을 행하여 상기 감광막 패턴(25)이 제거된 결과물 전면에 산화막을 성장시킨다. 물론, 상술한 바와 같이 상기 필드 산화막(15)에는 산화막이 거의 형성되지 않는다. 따라서, 상기 제1 활성 영역(A)에는 상기 열산화막(20)이 성장하여 제1 게이트 절연막(20a)이 형성되고, 상기 제2 및 제3 활성 영역(B, C)에는 상기 제1 게이트 절연막(20a)보다 작은 두께를 갖는 제2 게이트 절연막(30)이 형성된다.
이와 같이 상기 제2 게이트 절연막(30)보다 더 두꺼운 상기 제1 게이트 절연막(20a)을 형성하기 위해서는 감광막을 도포 및 제거하는 단계를 행해야 될 뿐만 아니라 일단 상기 열산화막(20)을 형성시킨 후 다시 산화 공정을 진행하여 상기 열산화막(20)을 성장시키는 두 단계의 산화 공정을 진행해야 한다. 따라서, 상기 제1 게이트 절연막(20a)은 불순물에 의한 전하를 함유하기 쉬울 뿐만 아니라 그 막질이 나빠지게 된다. 특히, 상기 제1 게이트 절연막이 100Å 이하의 두께를 갖는 미세 트랜지스터를 형성할 경우에는 상기와 같은 막질의 저하는 더욱 심화되며 막 두께를 조절하기도 어렵게 된다.
도 1e는 제1 다결정 실리콘막(35), 유전막(40), 및 제2 다결정 실리콘막(45)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 게이트 절연막(20a) 및 상기 제2 게이트 절연막(30)이 형성된 결과물 전면에 제1 다결정 실리콘막(35), 유전막(40), 및 제2 다결정 실리콘막(45)을 순차적으로 적층한다.
도 1f는 제2 다결정 실리콘막 패턴(45a) 및 유전막 패턴(40a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 다결정 실리콘막(35)이 노출되도록 상기 제2 다결정 실리콘막(45) 및 상기 유전막(40)을 패터닝함으로써 상기 제3 활성 영역(C) 상부의 상기 제1 다결정 실리콘막(35) 상에 순차적으로 적층된 유전막 패턴(40a) 및 제2 다결정 실리콘막 패턴(45a)을 형성한다.
도 1g는 제1 게이트(50), 제2 게이트(55), 및 아날로그 커패시터(60)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 및 제2 활성 영역(A, B)이 노출되도록 상기 제1 다결정 실리콘막(35), 상기 제1 게이트 절연막(20a), 및 상기 제2 게이트 절연막(20b)을 패터닝함으로써 상기 제1 활성 영역(A) 상에는 제1 게이트 절연막 패턴(20b)과 제1 다결정 실리콘막 패턴(35a)이 순차적으로 적층된 제1 게이트(50)를 형성하고, 상기 제2 활성 영역(B) 상에는 제2 게이트 절연막 패턴(30a) 및 상기 제1 다결정 실리콘막 패턴(35a)이 순차적으로 적층된 제2 게이트(55)를 형성한다. 동시에, 상기 제3 활성 영역(C) 상에는 제1 다결정 실리콘막 패턴(35a)을 형성함으로써 상기 제1 다결정 실리콘막 패턴(35a), 상기 유전막 패턴(40a), 및 상기 제2 다결정 실리콘막 패턴(45a)이 순차적으로 적층된 아날로그 커패시터(60)를 완성한다.
도 1h는 식각손상치유 산화막(65) 및 제1 불순물 영역(70)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 다결정 실리콘막(35), 상기 제1 게이트 절연막(20a), 및 상기 제2 게이트 절연막(20b)의 패터닝 과정에서 발생한 식각 손상을 치유하기 위하여 상기 결과물을 어닐링(annealing)한다. 이 때, 상기 결과물 전면에 식각손상치유 산화막(65)이 형성된다. 다음에, 상기 제1 게이트(50) 및 상기 제2 게이트(55)를 이온 주입 마스크로 하여 상기 제1 활성 영역(A) 및 상기 제2 활성 영역(B)에 1 차 이온을 주입을 행함으로써 제1 불순물 영역(70)을 형성한다.
도 1i는 스페이서(75) 및 제2 불순물 영역(80)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 불순물 영역(70)이 형성된 결과물 전면에 스페이서용 산화막을 형성한 다음 상기 식각손상치유 산화막(65)이 노출되도록 상기 스페이서용 산화막을 이방성 식각함으로써 상기 제1 게이트(50), 상기 제2 게이트(55), 및 상기 아날로그 커패시터(60)의 측벽에 스페이서(75)를 형성한다.
이어서, 상기 스페이서(75), 상기 제1 게이트(50), 및 상기 제2 게이트(55)를 이온 주입 마스크로 하여 상기 제1 활성 영역(A) 및 상기 제2 활성 영역(B)에 2차 이온 주입을 행함으로써 상기 제1 불순물 영역(70)보다 더 큰 불순물 농도를 갖는 제2 불순물 영역(80)을 형성한다. 따라서, 상기 제1 활성 영역(A)과 상기 제2 활성 영역(B)에는 상기 제1 불순물 영역(70)과 상기 제2 불순물 영역(80)으로 이루어진 LDD(lightly doped drain) 구조의 소오스 드레인 영역(85)을 구비한 모스 트랜지스터가 완성된다.
상술한 바와 같이 종래의 반도체장치 제조방법에 의하면, 모스 트랜지스터가 서로 다른 임계 동작 전압을 갖도록 모스 트랜지스터의 게이트 절연막을 갖는 모스 트랜지스터를 형성하기 위하여 서로 다른 두께의 게이트 절연막을 형성할 경우에는 감광막을 도포 및 제거하는 단계를 행해야 한다. 또한, 상기 제2 게이트 절연막(30)에 비해 상대적으로 더 두꺼운 두께를 갖는 상기 제1 게이트 절연막(20a)을 형성하려면 두 단계의 산화 공정을 진행해야 한다.
따라서, 상기 제1 게이트 절연막(20a)에 불순물에 의한 전하가 함유되어 모스 트랜지스터의 임계 동작 전압이 일정치 않게 될 뿐만 아니라 상기 제1 게이트 절연막(20a)의 막질이 나빠지게 된다. 즉, 모스 트랜지스터의 전기적 특성에 대한 신뢰성이 저하된다. 특히, 미세 트랜지스터를 형성할 경우에는 상기와 같은 막질의 저하는 더욱 심화되며 막 두께를 조절하기도 어렵게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 서로 다른 게이트 절연막을 갖는 모스 트랜지스터와 아날로그 커패시터를 보다 단순한 방법으로 신뢰성있게 형성할 수 있는 반도체장치 제조방법을 제공하는 데 있다.
제1a도 내지 제1i도는 종래의 반도체장치 제조방법을 설명하기 위한 단면도들,
제2a도 내지 제2i도는 본 발명에 따른 반도체장치 제조방법을 설명하기 위한 단면도들이다.
〈도면의 주요부분에 대한 부호의 설명〉
A, D : 제1 활성 영역 B, E : 제2 활성 영역
C, F : 제3 활성 영역 35, 125 : 제1 다결정 실리콘막
20a, 120 : 제1 게이트 절연막 30, 130 : 제2 게이트 절연막
45, 135 : 제2 다결정 실리콘막 50, 140 : 제1 게이트
55, 155 : 제2 게이트 60, 155 : 아날로그 커패시터
85, 175 : 소오스 드레인 영역
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체장치 제조방법은 필드 산화막에 의해 제1, 제2, 및 제3 활성 영역이 한정되는 반도체기판 전면에 제1 절연막 및 제1 다결정 실리콘막을 순차적으로 형성하는 단계와, 상기 제1 활성 영역 상의 상기 제1 다결정 실리콘막 및 상기 제1 절연막을 제거하는 단계와, 상기 결과물 전면에 상기 제1 절연막과는 다른 두께를 갖는 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 제2 다결정 실리콘막을 형성하는 단계와, 상기 제1 활성 영역 및 상기 제1 다결정 실리콘막이 노출되도록 상기 제2 다결정 실리콘막 및 상기 제2 절연막을 패터닝함으로써 상기 제1 활성 영역 상에는 제1 게이트를 형성하고, 상기 제3 활성 영역 상부의 상기 제1 다결정 실리콘막 상에는 순차적으로 적층된 커패시터 유전막 및 커패시터 상부 전극을 형성하는 단계와, 노출된 상기 제1 다결정 실리콘막 및 상기 제1 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제2 게이트를 형성하고, 상기 제3 활성 영역 상에는 커패시터 하부 전극을 형성하는 단계와, 소오스 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제2 절연막은 상기 제1 절연막보다 더 두꺼운 것이 바람직하다.
또한, 상기 제1 절연막은 실리콘질화막과 이를 산화시킴으로써 얻어진 실리콘 질산화물로 형성하는 것이 바람직하다.
그리고, 상기 제2 절연막을 실리콘산화막으로 형성하는 것이 바람직하며, 상기 제1 전도막 및 제2 전도막을 폴리실리콘막으로 형성하는 것이 바람직하다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체장치 제조방법을 설명하기 위한 단면도들이다.
도 2a는 필드 산화막(115)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(110) 상에 습식 산화 방법으로 제1 활성 영역(D), 제2 활성 영역(E), 및 제3 활성 영역(F)을 한정하는 필드 산화막(115)을 형성한다.
도 2b는 제1 절연막(120) 및 제1 다결정 실리콘막(125)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 필드 산화막(115)이 형성된 결과물 전면에 실리콘 질화막을 형성시킨 후 상기 실리콘 질화막을 산화시킴으로써 실리콘 질산화물로 이루어진 제1 게이트 절연막(120)을 형성한다. 이어서, 상기 제1 절연막(120)상에 제1 다결정 실리콘막(125)을 형성한다.
도 2c는 상기 제1 활성 영역(D)을 노출시키는 단계를 설명하기 위한 단면도이다. 구체적으로, 사진 식각 공정으로 상기 제1 활성 영역(D) 상의 상기 제1 다결정 실리콘막(125) 및 상기 제1 게이트 절연막(120)을 제거함으로써 상기 제1 활성 영역(D)을 노출시킨다.
도 2d는 제2 게이트 절연막(130)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 활성 영역(D)이 노출된 결과물 전면에 상기 제1 게이트 절연막(120)보다 더 두꺼운 제2 게이트 절연막(130)을 습식 또는 건식 산화 방법으로 형성한다. 따라서, 종래와 달리 감광막을 도포하고 제거하는 공정을 행하지 않고서도 각각 단 1회의 산화막 성장 공정으로 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E) 상에 서로 다른 두께를 갖는 게이트 절연막을 형성시킬 수 있다.
도 2e는 상기 제2 게이트 절연막(130)상에 제2 다결정 실리콘막(135)을 형성하는 단계를 나타낸 단면도이다.
도 2f는 제1 게이트(140), 커패시터 상부 전극, 및 커패시터 유전막을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1 활성 영역(D) 및 상기 제1 다결정 실리콘막(125)이 노출되도록 상기 제2 다결정 실리콘막(135) 및 상기 제2 게이트 절연막(130)을 패터닝함으로써 상기 제3 활성 영역(F) 상부의 상기 제1 다결정 실리콘막(125) 및 상기 제1 활성 영역(D)상에 각각 순차적으로 적층된 제2 게이트 절연막 패턴(130a) 및 제2 다결정 실리콘막 패턴(135a)을 형성한다.
즉, 상기 제1 활성 영역(D)상에는 모스(MOS) 트랜지스터의 게이트 절연막 역할을 하는 제1 게이트 절연막 패턴(130a)과 게이트 전극 역할을 하는 제2 다결정 실리콘막 패턴(135a)이 순차적으로 적층된 제1 게이트(150)를 형성하고, 상기 제3 활성 영역(F) 상부의 제1 다결정 실리콘막(125)상에는 커패시터의 유전막 역할을 하는 제2 게이트 절연막 패턴(130a)과 커패시터의 상부 전극 역할을 하는 제2 다결정 실리콘막 패턴(135a)을 형성한다. 따라서, 종래와 달리 상기 제1 활성 영역(D) 상에 모스 트랜지스터의 게이트 절연막이 형성되는 동시에 상기 제3 활성 영역(F)상에도 커패시터 유전막이 형성되므로 공정이 단순화된다.
도 2g는 제2 게이트(155)와 커패시터 하부 전극을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 활성 영역(E) 상부의 상기 제1 다결정 실리콘막(125)의 소정 영역이 노출되도록 상기 결과물 상에 감광막 패턴(150)을 형성한다. 이어서, 상기 제2 활성 영역(E)이 노출되도록 상기 감광막 패턴(150)을 식각 마스크로 하여 상기 제1 다결정 실리콘막(125) 및 상기 제1 게이트 절연막(120)을 이방성 식각함으로써 상기 제2 활성 영역(E)상에 제1 게이트 절연막 패턴(120) 및 제1 다결정 실리콘막 패턴(125a)이 순차적으로 적층된 제2 게이트(155)를 형성한다. 동시에, 상기 제3 활성 영역(F) 상에 커패시터의 하부 전극 역할을 하는 제1 다결정 실리콘막 패턴(125a)을 형성함으로써 상기 제3 활성 영역(F) 상에 아날로그 커패시터(155)를 완성한다.
도 2h는 식각손상치유 산화막(155) 및 제1 불순물 영역(160)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 감광막 패턴(150)을 제거한다. 이어서, 상기 제1 게이트(140) 및 상기 제2 게이트(155)를 형성하기 위한 식각 공정에서 발생한 식각 손상을 치유하기 위하여 상기 감광막 패턴(150)이 제거된 결과물을 어닐링(annealing)한다. 이 때, 상기 결과물 전면에 식각손상치유 산화막(155)이 형성된다. 다음에, 상기 제1 게이트(140) 및 상기 제2 게이트(155)를 이온 주입 마스크로 하여 상기 제1 활성 영역(D) 및 상기 제2 활성 영역(E)에 1 차 이온을 주입을 행함으로써 제1 불순물 영역(160)을 형성한다.
도 2i는 스페이서(165) 및 제2 불순물 영역(170)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 불순물 영역(160)이 형성된 결과물 전면에 스페이서용 산화막을 형성한 다음 상기 식각손상치유 산화막(155)이 노출되도록 상기 스페이서용 산화막을 이방성 식각함으로써 상기 제1 게이트(140), 제2 게이트(155), 및 상기 아날로그 커패시터(155)의 측벽에 스페이서(165)를 형성한다.
이어서, 상기 스페이서(165), 상기 제1 게이트(140), 및 상기 제2 게이트(155)를 이온 주입 마스크로 하여 상기 제1 활성 영역(D) 및 상기 제2 활성 영역(E)에 2차 이온 주입을 행함으로써 상기 제1 불순물 영역(160)보다 더 큰 불순물 농도를 갖는 제2 불순물 영역(170)을 형성한다. 따라서, 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E)에는 상기 제1 불순물 영역(160)과 상기 제2 불순물 영역(170)으로 이루어진 LDD(lightly doped drain) 구조의 소오스 드레인 영역(175)을 구비한 모스 트랜지스터가 완성된다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 반도체장치 제조방법에 의하면, 커패시터의 유전막과 모스 트랜지스터의 게이트 절연막을 동시에 형성함으로써 공정을 단순화시킬 수 있다. 또한, 감광막을 도포하고 제거하는 공정없이 각각 단 1회의 산화막 성장 공정으로 상기 제1 활성 영역(D)과 상기 제2 활성 영역(E)에 서로 다른 두께를 갖는 게이트 절연막의 형성이 가능하므로 정확한 게이트 절연막의 두께 조절이 가능할 뿐만 아니라 게이트 절연막에 불순물이 유입되는 것을 방지할 수 있다. 따라서, 단순한 공정으로 신뢰성있게 서로 다른 임계 작동전압을 갖는 모스 트랜지스터를 동시에 형성할 수 있다.
Claims (5)
- 필드 산화막에 의해 제1, 제2, 및 제3 활성 영역이 한정되는 반도체기판 전면에 제1 절연막 및 제1 전도막을 순차적으로 형성하는 단계; 상기 제1 활성 영역 상의 상기 제1 전도막 및 상기 제1 절연막을 제거하는 단계; 상기 결과물 전면에 상기 제1 절연막과는 다른 두께를 갖는 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 제2 전도막을 형성하는 단계; 상기 제1 활성 영역 및 상기 제1 전도막이 노출되도록 상기 제2 전도막 및 상기 제2 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제1 게이트를 형성하고, 상기 제3 활성 영역 상부의 상기 제1 전도막 상에는 순차적으로 적층된 커패시터 유전막 및 커패시터 상부 전극을 형성하는 단계; 노출된 상기 제1 전도막 및 상기 제1 절연막을 패터닝함으로써 상기 제2 활성 영역 상에는 제2 게이트를 형성하고, 상기 제3 활성 영역 상에는 커패시터 하부 전극을 형성하는 단계; 및 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제2 절연막이 상기 제1 절연막보다 더 두꺼운 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제1 절연막은 실리콘절연막과 이를 산화시킴으로써 얻어진 실리콘 질산화물로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제2 절연막을 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 제1 전도막 및 제2 전도막을 폴리실리콘막을 형성하는 것을 특징으로 하는 반도체장치 제조방법.
Priority Applications (1)
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| KR1019970082314A KR100254619B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체장치 제조방법 |
Publications (2)
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1997
- 1997-12-31 KR KR1019970082314A patent/KR100254619B1/ko not_active IP Right Cessation
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| KR19990062009A (ko) | 1999-07-26 |
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