KR100252540B1 - Method for fabricating a storage node having the largest surface area - Google Patents

Abstract

PURPOSE: A method for fabricating a storage node having a largest surface area is provided to solve the topology coverage problem generated in a pin structure or a cylinder type and to maximize the uneven state of a polysilicon layer for storage nodes by a method different from an HSG(Hemispherical grain) to increase capacitance and promote following processes. CONSTITUTION: A first polysilicon layer(2), a first oxide(3) and a second polysilicon layer(4) are sequentially deposited on a lower oxide(1). Then, a second oxide(5) is formed by oxidizing the second polysilicon layer so that bulk silicon grains(6) spaced apart each other are remained on the first oxide(3). Next, a first oxide pattern is formed under the bulk silicon grains(6) by dry-etching the second/first oxides using the bulk silicon grains as masks. Then, a plurality of grooves having predetermined depth are formed on the polysilicon layer(2) for storage nodes by dry-etching the bulk silicon grains and the first polysilicon layer(2) using the first oxide pattern as a mask.

Description

표면적이 극대화된 저장전극 제조방법Manufacturing method of storage electrode with maximized surface area

제1도 내지 제4도는 본 발명에 의해 표면적이 극대화된 저장전극 제조단계를 도시한 단면도.1 to 4 are cross-sectional views showing a storage electrode manufacturing step of maximizing the surface area according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 하부절연층 2 : 제1폴리실리콘층1: lower insulating layer 2: first polysilicon layer

3 : 제1산화막 3A : 제1산화막패턴3: first oxide film 3A: first oxide film pattern

4 : 제2폴리실리콘층 5 : 벌크실리콘입자4: second polysilicon layer 5: bulk silicon particles

6 : 제2산화막 7 : 홈6: second oxide film 7: groove

본 발명은 고집적 반도체 소자의 디램셀에 적용되는 저장전극 제조방법에 관한 것으로, 특히 저장전극의 표면적을 증대시키기 위하여 저장전극용 폴리실리콘층을 증착하고, 산화공정과 식각공정을 실시하여 저장전극용 폴리실리콘층의 표면에 요철이 발생되도록 하는 저장전극 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a storage electrode applied to a DRAM cell of a highly integrated semiconductor device, and in particular, to increase the surface area of the storage electrode, depositing a polysilicon layer for the storage electrode, and performing an oxidation process and an etching process for the storage electrode. The present invention relates to a storage electrode manufacturing method for generating irregularities on the surface of a polysilicon layer.

디램 메모리(DRAM Memory)소자의 집적도가 64M DRAM에서 256M DRAM, 1G DRAM 등으로 증가해감에 따라 단위셀의 면적감소가 따르게 되고 이 면적감소는 충분한 캐패시터 용량을 확보하는데 어려움을 주게 된다. 이와 같이 좁은 면적에서 충분한 캐패시터 용량을 확보하기 위해 두 가지 방향으로 연구하는 데 그 예는 다음과 같다.As the integration of DRAM memory devices increases from 64M DRAM to 256M DRAM, 1G DRAM, etc., the area of the unit cell is reduced and this area reduction makes it difficult to secure sufficient capacitor capacity. In order to secure sufficient capacitor capacity in such a small area, studies are conducted in two directions.

첫째, 캐패시터 구조를 바꾸는 방법인데 이러한 방식의 접근은 많은 공정 단계를 수반함으로써 제조단가, 공정단순화, 양산성 측면에 부정적인 영향을 미치게 됨은 물론이고, 같은 면적에서 유효면적을 높이기 위해서는 상부로 적층을 많이 해야 하기 때문에 토폴리지(Topology)가 증가하게 되어 토폴리지 단차증가로 리소그라피(Lithography), 에칭(Etching), 평탄화(Planarization) 및 금속화(Metalization)등에 악영향을 미친다.Firstly, the capacitor structure is changed. This approach involves many process steps, which negatively affects manufacturing cost, process simplicity, and mass productivity, and also increases the stacking amount in order to increase the effective area in the same area. Topology is increased because it increases the topological step, which adversely affects lithography, etching, planarization, and metallization.

둘째, 저장전극용 폴리실리콘층 증착시 온도, 압력 및 개스 유량비를 조절하여 증착하는 HSG(Hemi-Spherical Grain) 폴리실리콘층과 같이 폴리실리콘층 자체에 요철을 극대화시켜 유효면적을 증대함과 동시에 적층을 최소화 함으로써 기술적으로는 토폴로지 단차를 최소화하여 후속공정에서 많은 도움을 줄 뿐 아니라 경제적으로 제조단가, 양산성 측면에 긍정적인 영향을 미친다. 그러나, 이러한 방법은 캐패시터 절연막의 신뢰성 및 웨이퍼-웨이퍼(Wafer to Wafer), 런-런(Run to Run)에서 균일한 HSG형성이 어렵고 프로세스 윈도우(Process Window)가 매우 작다는 점이다.Second, like the HSG (Hemi-Spherical Grain) polysilicon layer deposited by controlling the temperature, pressure, and gas flow rate when depositing the polysilicon layer for the storage electrode, the unevenness is maximized in the polysilicon layer itself to increase the effective area and at the same time, By minimizing the number of steps, technically, it minimizes the topological step, which not only helps a lot in the subsequent process but also economically has a positive effect on manufacturing cost and mass production. However, this method is that the reliability of the capacitor insulating film and the formation of uniform HSG in wafer-to-wafer and run-to-run are difficult and the process window is very small.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 일반적인 방법으로 저장전극용 폴리실리콘층을 증착한 다음, 산화공정 및 식각공정을 저장전극용 폴리실리콘층에 요철을 형성하는 저장전극 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention provides a storage electrode manufacturing method for depositing the polysilicon layer for the storage electrode in a general manner to solve the above problems, and then forming an unevenness in the polysilicon layer for the storage electrode after the oxidation process and the etching process. The purpose is.

본 발명에 의하면 폴리실리콘층의 고유한 성질을 이용하는 것이다.According to the present invention, the inherent properties of the polysilicon layer are used.

즉, 폴리실리콘층의 그레인 경계면에서 도판트의 확산이 훨씬 빠르며 도판트의 확산은 어닐링 온도가 낮을수록 그레인 경계면을 따라 훨씬 더 깊어진다. 또한, 폴리실리콘층을 산화시킬 때 폴리실리콘층 위에서 성장되는 산화막의 두께는 폴리실리콘 도판트 농도가 증가함에 따라 증가하며, 도판트 농도, 산화온도, 폴리실리콘층 증착조건에 따라 <100>단결정 실리콘보다 2∼5배가 두껍다.In other words, the dopant diffusion is much faster at the grain boundary of the polysilicon layer, and the diffusion of the dopant is much deeper along the grain boundary at lower annealing temperatures. In addition, when the polysilicon layer is oxidized, the thickness of the oxide film grown on the polysilicon layer increases as the polysilicon dopant concentration increases, and according to the dopant concentration, the oxidation temperature, and the polysilicon layer deposition conditions, the <100> single crystal silicon 2 to 5 times thicker.

따라서, 본 발명은 폴리실리콘층을 산화시킬 때 상기의 성질을 이용하면 그레인 경계면에서 그레인 체적보다 훨씬 산화가 빨리 일어난다. 또한 폴리실리콘층을 건식식각할 때 그레인 경계면에서 포인트결함(Point Defect)이 훨씬 많아 식각속도가 빠르다는 점을 이용하는 것이다.Therefore, the present invention uses the above properties when oxidizing the polysilicon layer so that oxidation occurs much faster than the grain volume at the grain boundary. In addition, when the polysilicon layer is dry etched, the etching speed is increased because the point defect is much higher at the grain boundary.

이하에서, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도 내지 제4도는 본 발명에 의해 표면적이 극대화된 저장전극 제조단계를 도시한 단면도이다.1 to 4 are cross-sectional views showing a storage electrode manufacturing step of maximizing the surface area according to the present invention.

제1도는 하부절연층(1) 상부에 저장전극용 제1폴리실리콘층(2)을 예정된 두께로 증착하고, 그 상부에 제1산화막(3)을 형성하고, 그 상부에 제2폴리실리콘층(4)을 예정된 두께로 증착한 단면도이다.FIG. 1 deposits a first polysilicon layer 2 for a storage electrode on a lower insulating layer 1 to a predetermined thickness, and forms a first oxide film 3 thereon, and a second polysilicon layer thereon. It is sectional drawing which deposited (4) to predetermined thickness.

제2도는 산화공정으로 상기 제2폴리실리콘층(4)을 예정된 시간 산화시켜 제2산화막(6)을 형성하되, 제1산화막(3) 상부에 소정간격 이격된 벌크 실리콘입자(5)가 남도록 산화시킨 단면도이다. 여기서 벌크실리콘입자(5)가 남도록 산화하는 시간은 샘플작업을 통해 얻어내야 한다.FIG. 2 illustrates that the second polysilicon layer 4 is oxidized for a predetermined time to form a second oxide film 6 by the oxidation process, but the bulk silicon particles 5 spaced a predetermined distance on the first oxide film 3. It is oxidized cross section. Here, the time to oxidize so that the bulk silicon particles 5 remain must be obtained through a sample operation.

제3도는 제2도 공정후 제2산화막(6)을 건식식각하고, 노출되는 벌크실리콘입자(5)를 마스크로 한 상태에서 제1산화막(3)을 하부의 저장전극용 제1폴리실리콘층(2)이 노출될 때 까지 식각하여 제1산화막패턴(3A)을 형성한 단면도이다.FIG. 3 shows the first polysilicon layer for the storage electrode below the first oxide film 3 in the state of dry etching the second oxide film 6 after the process of FIG. 2 and using the exposed bulk silicon particles 5 as a mask. It is sectional drawing which formed the 1st oxide film pattern 3A by etching until (2) is exposed.

제4도는 상기 제1산화막패턴(3A)을 마스크로 하고, 벌크실리콘입자(3A)를 식각하는 동시에 노출된 저장전극용 제1폴리실리콘층(2)의 예정된 두께를 식각하여 홈(7)을 다수개 형성한 단면도로써, 저장전극용 제1폴리실리콘층(2)의 표면적을 증대시킬 수 있다.4 shows the groove 7 by etching the bulk silicon particles 3A and etching the predetermined thickness of the exposed first polysilicon layer 2 for the storage electrode while using the first oxide film pattern 3A as a mask. As a plurality of cross-sectional views, the surface area of the first polysilicon layer 2 for storage electrodes can be increased.

상기한 본 발명에 의하면, 캐패시터의 용량을 증가시키기 위해 핀구조나 실린더형 캐패시터에서 발생되는 토폴로지 단차의 문제를 해결하고, HSG와는 또다른 방법으로 저장전극용 폴리실리콘층에 요철을 극대화하여 용량을 증대시키고, 후속공정을 쉽게 할 수 있도록 한다.According to the present invention described above, in order to increase the capacity of the capacitor to solve the problem of the topological step generated in the pin structure or the cylindrical capacitor, and to maximize the unevenness to the polysilicon layer for the storage electrode in a different way from the HSG Increase and make the subsequent process easier.

Claims (1)

하부절연층 상부에 저장전극용 제1폴리실리콘층을 예정된 두께 증착하고, 그 상부에 제1산화막과 제2폴리실리콘층을 각각 예정된 두께로 적층하는 공정과,Depositing a first thickness of the first polysilicon layer for the storage electrode on the lower insulating layer and stacking the first oxide film and the second polysilicon layer on the upper portion of the first insulating layer to a predetermined thickness; 산화공정으로 제2폴리실리콘층을 제1산화막 상부의 제2폴리실리콘층의 그레인과 그레인을 분리시켜 소정부분에 벌크실리콘입자나 남도록 형성하는 공정과,Forming a second polysilicon layer by separating the grains and grains of the second polysilicon layer on the first oxide film so that the bulk silicon particles remain in a predetermined portion; 벌크실리콘입자를 마스크로 하고, 제2산화막과 제1산화막을 건식식각하여 벌크실리콘입자의 하부에 제1산화막 패턴을 형성하는 공정과,Forming a first oxide film pattern under the bulk silicon particles by dry etching the second oxide film and the first oxide film using the bulk silicon particles as a mask; 제1산화막 패턴을 마스크로 하고, 벌크실리콘입자 제1폴리실리콘층을 건식식각하여 저장전극용 제1폴리실리콘층에 예정된 깊이를 갖는 다수의 홈을 형성하는 공정을 포함하는 표면적이 극대화된 저장전극 제조방법.A storage electrode having a maximum surface area including a process of forming a plurality of grooves having a predetermined depth in the first polysilicon layer for storage electrodes by dry etching the first silicon layer using the first oxide layer pattern as a mask. Manufacturing method.