KR100245136B1 - Method of forming self-aligned contact of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 49
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 자기정렬 콘택형성 방법에 관한 것으로, 반도체 소자의 제조공정중 자기정렬 콘택형성시 게이트전극과 비트라인 사이의 절연불량이 발생하는 것을 방지하기 위하여 게이트전극을 등방성과 이방성의 2단계 식각공정을 행하여 게이트전극 상부 모서리가 식각되도록 하므로써 자기정렬 콘택 공정의 안정화를 이룰 수 있는 기술에 관한 것이다.The present invention relates to a method for forming a self-aligned contact of a semiconductor device. The present invention relates to a technique for stabilizing a self-aligned contact process by performing a step etching process to etch the upper edge of the gate electrode.
Description
제1a도 내지 제1f도는 종래기술에 의한 자기정렬 콘택을 형성하는 단계를 도시한 단면도.1A to 1F are cross-sectional views showing steps of forming a self-aligned contact according to the prior art.
제2a도 내지 제2g도는 본 발명에 의한 자기정렬 콘택을 형성하는 단계를 도시한 단면도.2a to 2g are cross-sectional views showing the step of forming a self-aligned contact according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1: 반도체 기판 2 : 게이트 산화막1: semiconductor substrate 2: gate oxide film
3 : 제1다결성 실리콘층 3a : 게이트전극3: first polysilicon layer 3a: gate electrode
4 : 제1산화막 4a : 제1산화막 패턴4: first oxide film 4a: first oxide film pattern
5 : 제1감광막 5a : 제1감광막 패턴5: first photosensitive film 5a: first photosensitive film pattern
6 : 제2산화막 6a : 제2산화막 스페이서6: second oxide film 6a: second oxide film spacer
7 : IPO층 7a : IPO층 패턴7: IPO layer 7a: IPO layer pattern
7b : IPO층 스페이서 8 : 제2감광막7b: IPO layer spacer 8: second photosensitive film
8a : 제2감광막 패턴 9 : 제2다결정 실리콘층8a: second photosensitive film pattern 9: second polycrystalline silicon layer
9a : 비트라인9a: bit line
본 발명은 반도체 소자의 자기정렬 콘택(Self-Aligned Contact) 형성방법에 관한 것으로, 특히 반도체 소자의 제조공정중 마스크 산화막(Mask Oxide)을 이용한 자기정렬 콘택형성시 게이트전극의 단면형상(Profile)을 2단계 식각공정으로 게이트전극의 상부 모서리가 식각되도록하여 게이트전극과 비트라인 사이에서 발생가능한 누설전류를 방지할 수 있는 자기정렬 콘택형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a self-aligned contact of a semiconductor device, and in particular, to form a cross-sectional profile of a gate electrode when forming a self-aligned contact using a mask oxide film during a semiconductor device manufacturing process. The present invention relates to a self-aligned contact forming method capable of preventing a leakage current generated between the gate electrode and the bit line by etching the upper edge of the gate electrode in a two-step etching process.
일반적으로, 서브마이크로급의 디자인 룰을 갖는 고집적 반도체 기억소자의 제조에서는 공정여유도 확보를 위하여 비트라인 콘택형성시 자기정렬 콘택기술을 사용하는 것이 필수적이다.In general, in the fabrication of highly integrated semiconductor memory devices having submicro-class design rules, it is essential to use self-aligned contact technology when forming bit line contacts in order to secure process margins.
종래의 자기정렬 콘택형성기술로는 마스크산화막만을 이용하는 방법과, 마스크 산화막에 대한 보호막으로 질화막 또는 다결정 실리콘등의 식각장벽층을 이용하는 방법이 알려져 있다.As a conventional self-aligned contact forming technique, a method using only a mask oxide film and a method using an etching barrier layer such as a nitride film or polycrystalline silicon as a protective film for the mask oxide film are known.
마스크 산화막만을 이용하는 방법은 과다에칭(Over Etching)을 충분히 행하기가 어렵다. 왜냐하면 과다에칭을 실시할 경우 게이트전극(워드라인)과 비트라인 사이에 누설전류가 발생할 가능성이 높기 때문이다. 또한, 마스크 산화막에 질화물등의 식각장벽층을 더하는 방법은 플라즈마 식각시 산화막에 대한 질화물의 식각선택비가 충분히 높지않다는 단점이 있다.In the method using only the mask oxide film, it is difficult to sufficiently overetch. This is because overetching is likely to cause leakage current between the gate electrode (word line) and the bit line. In addition, the method of adding an etching barrier layer such as nitride to the mask oxide film has a disadvantage that the etching selectivity of the nitride to the oxide film is not sufficiently high during plasma etching.
종래의 자기정렬 콘택형성 기술중 마스크 산화막을 이용한 자기정렬 콘택형성방법을 첨부된 제1a 내지 1f도를 참조하여 설명하면 다음과 같다.A self-aligned contact forming method using a mask oxide film in a conventional self-aligned contact forming technique will be described with reference to FIGS. 1A through 1F.
제1a도 내지 제1f도는 종래기술에 의하여 마스크 산화막을 이용한 자기정렬 콘택을 형성하는 단계를 도시한 단면도로서,1A to 1F are cross-sectional views illustrating a step of forming a self-aligned contact using a mask oxide film according to the prior art.
제1a도는 반도체 기판(1)상에 게이트 산화막(2), 제1다결성 실리콘층(3), 제1산화막(4)을 순차적으로 적충한다음, 상기 제1산화막(4)상에 제1감광막(5)을 도포하고, 리소그라피 기술로 제1감광막 패턴(5A)을 형성한다음, 노출된 제1산화막(4)을 제1감광막 패턴(5A)을 이용한 식각공정으로 제1다결정 실리콘층(3) 상부면이 노즐될때까지 식각하여 제1산화막 패턴(4A)을 형성한 상태를 도시한 것이다.FIG. 1A sequentially deposits a gate oxide film 2, a first polysilicon layer 3, and a first oxide film 4 on a semiconductor substrate 1, and then firstly deposits a first oxide film on the first oxide film 4. The photoresist film 5 is coated, and the first photoresist film pattern 5A is formed by lithography. Then, the exposed first oxide film 4 is etched using the first photoresist film pattern 5A. 3) A state in which the first oxide film pattern 4A is formed by etching until the upper surface is nozzle is illustrated.
제1b도는 상기 제1감광막 패턴(5A)을 제거한후, 상기 노즐된 제1다결정 실리콘층(3)을 제1산화막 패턴(4A)을 마스크로 이용한 이방성 식각공정으로 게이트 산화막(2)을 상부면이 노즐될때까지 식각하여 게이트전극(3A)을 형성한 상태를 도시한 것이다.In FIG. 1B, the gate oxide layer 2 is formed on the upper surface of the gate oxide layer 2 by an anisotropic etching process after removing the first photoresist layer pattern 5A and using the nozzle-shaped first polycrystalline silicon layer 3 as a mask. The state in which the gate electrode 3A is formed by etching until the nozzle is formed is illustrated.
제1c도는 상기 제1b도의 상태하에서 전반적으로 제2산화막(6)을 예정된 두께로 증착한다음, 이방성 식각공정으로 제2산화막(6)을 식각하여 게이트전극(3A)과 제1산화막 패턴(4A)측면에 제2산화막 스페이서(6A)를 형성한 상태를 도시한 것이다.In FIG. 1C, the second oxide film 6 is generally deposited to a predetermined thickness under the condition of FIG. 1B. Then, the second oxide film 6 is etched by an anisotropic etching process to form the gate electrode 3A and the first oxide pattern 4A. The state where the 2nd oxide film spacer 6A was formed in the side surface is shown.
제1d도는 상기 제1c도의 상태하에서 전반적으로 IPO층(7)을 증착한다음, 상기 IPO층(7)상에 제2감광막(8)을 도포하고, 리소그라피 기술로 하부의 게이트전극(3A)과 게이트전극(3A)사이의 상부면의 위치에 창이 형성된 제2감광막 패턴(8A)을 형성한 상태를 도시한 것이다.In FIG. 1d, the IPO layer 7 is generally deposited under the condition of FIG. 1c. Then, the second photosensitive film 8 is applied on the IPO layer 7, and the lower gate electrode 3A and The second photosensitive film pattern 8A in which the window is formed at the position of the upper surface between the gate electrodes 3A is shown.
제1e도는 상기 제2감광막 패턴(8A)을 이용하여 노출된 IPO층(7)과 그 하부의 게이트 산화막(2)을 이방성 식각공정으로 반도체 기판(1) 상부면이 노출될때까지 식각하여 IPO층 패턴(7A)을 형성하는 동시에 제2산화막 스페이서(6A)을 제거한 상태를 도시한 것이다.In FIG. 1E, the IPO layer 7 exposed using the second photoresist pattern 8A and the gate oxide layer 2 below are etched by anisotropic etching until the upper surface of the semiconductor substrate 1 is exposed. The state where the pattern 7A is formed and the second oxide film spacer 6A is removed is shown.
제1f도는 상기 제1e도의 상태하에서 전반적으로 제2다결성 실리콘층(9)을 중착한 후, 공지된 마스크 작업으로 비트라이(9A)을 형성한 상태를 도시한 것이다.FIG. 1F illustrates a state in which the bit lie 9A is formed by a well-known mask operation after the second polysilicon layer 9 is overall deposited under the state of FIG. 1E.
상기 제1b도에서 이방성 식각공정으로 게이트전극(3A)를 형성하므로써 게이트전극(3A)의 단면형상이 사각형의 모양이 되어 제1d도 공정단계에서 IPO층(7)을 과다식각하여 IPO층 스페이서(7B)를 형성할 경우 하부에 있는 제2산화막 스페이서(6A)도 식각되어 게이트 전극(3A)과 후에 형성될 비트라인(9A)의 이격거리가 짧아 누설전류가 발생할 가능성이 높으며, 또한 제1d도에서 제2감광막 패턴(8A)를 형성하기 위한 포토마스크(도시안됨)의 오정렬(Misalignment)시 게이트전극(3A)의 내측벽에 형성되어 있는 산화막 스페이서(6A)가 과다식각되어 게이트전극(3A)과 후에 형성되는 비트라인(9A)과 단락되는 문제가 발생된다.By forming the gate electrode 3A in the anisotropic etching process in FIG. 1b, the cross-sectional shape of the gate electrode 3A becomes a quadrangular shape, and the IPO layer 7 is overetched in the process step of FIG. In the case of forming 7B, the second oxide spacer 6A at the bottom is also etched to shorten the separation distance between the gate electrode 3A and the bit line 9A to be formed later, so that leakage current is likely to occur. In the misalignment of the photomask (not shown) for forming the second photoresist pattern 8A, the oxide spacer 6A formed on the inner wall of the gate electrode 3A is excessively etched so that the gate electrode 3A There arises a problem of shorting with the bit line 9A formed after and after.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 마스크 산화막을 이용하여 게이트전극을 형성할 때, 동방성과 이방성의 2단계 식각공정을 행하여 게이트전극 상부모서리가 식각되도록 하므로써 상기한 바와 같이 IPO층을 과도식각하거나 포토마스크의 오정렬시에도 게이트전극과 비트라인을 충분하게 절연시킬 수가 있으므로 마스크 작업시 오정렬 여유도(Misalignment Margin) 및 IPO층의 이방성식각공정시 과다식각여유도를 증가시키며, 누설전류의 위험을 감소시키는 반도체 소자의 자기정렬 콘택 형성방법을 제공함에 그 목적이 있다.Therefore, in order to solve the above problems, when the gate electrode is formed by using the mask oxide film, the IPO layer is excessively etched by performing the two-step etching process of anisotropy and anisotropy to etch the upper edge of the gate electrode. The gate electrode and the bit line can be sufficiently insulated even during etching or misalignment of the photomask, which increases the misalignment margin during masking and the excessive etching margin during anisotropic etching of the IPO layer, and the risk of leakage current. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a self-aligned contact of a semiconductor device.
이러한 목적을 달성하기 위한 본 발명은 반도체 기판상에 게이트 산화막, 제1다결정 실리콘층, 제1산화막을 순차적으로 적층한 다음, 상기 제1산화막 상부에 제1감광막 패턴을 형성한 후, 식각공정으로 제1산화막 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 제거한 후, 제1산화막 패턴을 마스크로 이용하여 노출된 제1다결정 실리콘층을 식각하여 게이트 전극을 형성하고, 게이트전극 측면에 제2산화막 스페이서를 형성하는 단계와, 전체구조상에 IPO층을 예정두께 중착한다음, 상기 IPO층의 예정된 부분을 식각하여 IPO층 패턴을 형성하고, 제2감광막 패턴을 제거한후, 비트라인을 형성하는 단계로 이루어지는 반도체 소자의 자기정렬 콘택형성 방법에 있어서, 상기 게이트전극을 형성하는 단계는 제1산화막 패턴을 마스크로 이용하여 노출된 다결정 실리콘층의 예정된 두께를 동방성 식각공정으로 식각하고, 나머지 다결정 실리콘층의 두께는 이방성 식각공정으로 식각하여 게이트전극 상부 양측모서리가 제거된 게이트전극을 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention sequentially deposits a gate oxide film, a first polycrystalline silicon layer, and a first oxide film on a semiconductor substrate, and then forms a first photoresist pattern on the first oxide film, followed by an etching process. Forming a gate electrode by forming a first oxide layer pattern, removing the first photoresist layer pattern, and etching the exposed first polycrystalline silicon layer using the first oxide layer pattern as a mask, and forming a gate electrode on the side of the gate electrode Forming an oxide layer spacer, depositing an IPO layer on the entire structure by a predetermined thickness, etching a predetermined portion of the IPO layer to form an IPO layer pattern, removing the second photoresist pattern, and then forming a bit line In the method for forming a self-aligned contact of a semiconductor device, the forming of the gate electrode comprises exposing a polycrystalline seal using a first oxide pattern as a mask. Etching the predetermined thickness of the East St. koncheung etching process and the thickness of the rest of the polycrystalline silicon layer is characterized in that it is etched by the anisotropic etching process to form a gate electrode above a gate electrode on both sides of the corner is removed.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings of the present invention.
제2a도 내지 제2g도는 본 발명에 의하여 마스크 산화막을 이용한 자기정렬 콘택을 형성하는 단계를 도시한 단면도로서, 제2a도는 전술한 제1a도와 마찬가지로 반도체 기판(1)상에 게이트산화막(2), 제1다결정 실리콘층(3), 제1산화막(4)을 적층한후, 제1감광막(5)을 도포하여 리소그라피 기술로 제1감광막 패턴(5A)을 형성한다음, 식각공정으로 제1산화막 패턴(4A)을 형성한 상태를 도시한 것이다.2A to 2G are cross-sectional views showing a step of forming a self-aligned contact using a mask oxide film according to the present invention, and FIG. 2A is similar to the above-described FIG. After laminating the first polycrystalline silicon layer 3 and the first oxide film 4, the first photoresist film 5 is applied to form the first photoresist film pattern 5A by lithography, and then the first oxide film is etched. The state which formed the pattern 4A is shown.
제2b도는 상기 제1감광막 패턴(5A)을 제거한 후, 상기 제1산화막 패턴(4A)을 마스크로 이용하여 등방성 식각공정으로 노출된 제1다결정 실리콘층(3)을 예정깊이까지 식각한 상태를 도시한 것으로, 상기 등방성 식각은 Cl2/He플라즈마에 CHF3개스를 첨가한 식각조건에서 식각한 것이다.FIG. 2B illustrates a state in which the first polycrystalline silicon layer 3 exposed by the isotropic etching process is etched to a predetermined depth after removing the first photoresist layer pattern 5A and using the first oxide layer pattern 4A as a mask. As shown, the isotropic etching is performed by etching the addition of CHF 3 gas to Cl 2 / He plasma.
제2c도는 상기 제2b도에서의 등방성 식각공정의 식각조건을 이방성 식각공정의 식각조건으로 변화시킨후, 제1산화막 패턴(4A)을 마스크로 이용하여 제1다결정 실리콘층(3)을 게이트 산화막(2) 상부면이 노출될때까지 식각하여 게이트전극(3A)을 형성한 상태를 도시한 것이다. 상기의 이방성 식각은 Cl2/He 플라즈마의 식각조건에서 식각한 것이다.FIG. 2C shows that the etching condition of the isotropic etching process in FIG. (2) The gate electrode 3A is formed by etching until the upper surface is exposed. The anisotropic etching is etched under the etching conditions of Cl 2 / He plasma.
상기 게이트전극(3A)의 단면형상은 상기 제2b도에서 등방성 식각공정으로 게이트전극 상부모서리가 식각되도록 하고, 상기 제2c도에서 이방성 식각공정으로 게이트 전극 측면이 수직되게 식각하므로 인하여 ""의 단면형상이 된다.The cross-sectional shape of the gate electrode 3A causes the upper edge of the gate electrode to be etched by the isotropic etching process in FIG. 2b, and the gate electrode side is vertically etched by the anisotropic etching process in FIG. Cross sectional shape.
제2d도는 전술한 제1c도와 같은 방법으로 게이트전극(3A)과 제1산화막 패턴(4A) 측면에 제2산화막 스페이서(6A)를 형성한 상태의 단면도이다.FIG. 2D is a cross-sectional view of the second oxide film spacer 6A formed on the side of the gate electrode 3A and the first oxide film pattern 4A in the same manner as in FIG. 1C described above.
제2e도는 전술한 제1d도와 같은 방법으로 전체구조 상부에 IPO층(7)과 제2감광막 패턴(8A)을 형성한 상태의 단면도이다.FIG. 2E is a cross-sectional view of the IPO layer 7 and the second photoresist pattern 8A formed on the entire structure in the same manner as in FIG. 1D described above.
제2f도는 전술한 제1e도와 같은 방법으로 IPO층 패턴(7A) 및 IPO층 스페이서(7B)를 형성하고, 제2감광막 패턴(8A)을 제거한 상태의 단면도이다.FIG. 2F is a cross-sectional view of the state in which the IPO layer pattern 7A and the IPO layer spacer 7B are formed and the second photosensitive film pattern 8A is removed in the same manner as in FIG. 1E.
제2g도는 전술한 제1f도와 같은 방법으로 비트라인(9A)을 형성한 상태의 단면도이다.FIG. 2G is a cross-sectional view of the bit line 9A formed in the same manner as in FIG. 1F described above.
상술한 바에 의거하여, 본 발명은 게이트 전극 형성시 2단계 식각공정 즉, 동방성 식각공정과 이방성 식각공정을 2단계 식각공정 즉, 동방성 식각공정과 이방성 식각공정을 행하여 게이트 전극의 양측모서리부를 식각하므로써, 다음과 같은 효과가 있다.Based on the above description, the present invention provides a two-step etching process, i.e., an isotropic etching process and an anisotropic etching process, during the formation of the gate electrode, by performing a two-step etching process, that is, an isotropic etching process and an anisotropic etching process. Etching has the following effects.
첫째, 제2g도에 도시한 바와 같이, 게이트전극과 비트라인의 이격거리는 게이트전극의 상부모서리가 제거되어 제거된 흠에 산화막 스페이서가 채워져 그 거리만큼 비트라인과 더 이격되어 있기 때문에, 종래와 같이 게이트전극과 비트라인간의 누설전류 발생가능성을 배제할 수 있다.First, as shown in FIG. 2G, the gap between the gate electrode and the bit line is filled with the oxide spacer and the gap is further spaced apart from the bit line by the gap, which is removed by the upper edge of the gate electrode. The possibility of leakage current between the gate electrode and the bit line can be excluded.
둘째, 제2d도의 단계에서 제2산화막 스페이서 형성 식각공정시 제2산화막 스페이서 과다식각으로 인하여 제2산화막 스페이서 상부면이 제거되어도 게이트전극의 상부모서리가 제거되어 있기 때문에 누설전류의 발생가능성을 감소시킬 뿐만아니라 공정작업시의 여유도 또한 증가시킬 수 있다.Second, even if the upper surface of the second oxide spacer is removed due to the over-etching of the second oxide spacer during the etching process of forming the second oxide spacer in the step of FIG. 2d, the possibility of leakage current may be reduced because the upper edge of the gate electrode is removed. In addition, the margin for processing can also be increased.
셋째, 제2e도의 단계에서, 제2감광막 패턴 형성 작업시 포토마스크가 오정렬이 되었을 경우에도 게이트 전극 상부모서리에 산화막 스페이서가 채워져 있기 때문에 누설전류의 발생가능성을 감소시킬 뿐만아니라 공정여유도 또한 증가시킬 수 있다.Third, in the step of FIG. 2E, even when the photomask is misaligned during the second photoresist pattern forming operation, the oxide spacer is filled in the upper edge of the gate electrode, thereby reducing the possibility of leakage current and increasing the process margin. Can be.
이상과 같이 게이트전극의 상부모서리가 일정부분 제거됨으로써 자기정렬 콘택공정시 야기할 수 있는 중간절연막 즉, 게이트 전극과 비트라인간을 절연하기 위해 적층하는 절연막의 적정두께를 유지시킬 수 있어 자기정렬 콘택공정의 안정화를 이룰 수 있다.As described above, the upper edge of the gate electrode is partially removed to maintain an appropriate thickness of the intermediate insulating film that may be caused during the self-aligned contact process, that is, the insulating film stacked to insulate the gate electrode from the bit line. Stabilization of the process can be achieved.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009661A KR100245136B1 (en) | 1992-06-04 | 1992-06-04 | Method of forming self-aligned contact of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009661A KR100245136B1 (en) | 1992-06-04 | 1992-06-04 | Method of forming self-aligned contact of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940001268A KR940001268A (en) | 1994-01-11 |
| KR100245136B1 true KR100245136B1 (en) | 2000-03-02 |
Family
ID=19334149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920009661A KR100245136B1 (en) | 1992-06-04 | 1992-06-04 | Method of forming self-aligned contact of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100245136B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464381B1 (en) * | 1997-04-30 | 2005-06-08 | 삼성전자주식회사 | Method of manufacturing semiconductor device comprising protrusion structure |
-
1992
- 1992-06-04 KR KR1019920009661A patent/KR100245136B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR940001268A (en) | 1994-01-11 |
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