KR100243352B1

KR100243352B1 - Frequency synthesizer lock detector

Info

Publication number: KR100243352B1
Application number: KR1019970071625A
Authority: KR
Inventors: 이종렬; 권종기; 오창준; 김욱; 송원철; 김경수
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 2000-02-01
Also published as: KR19990052176A

Abstract

본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization detection circuit for detecting a frequency synchronization state in order to have a section having a fast synchronization time and a low phase noise in a mobile communication frequency synthesizer. A circuit, an inverter for inverting and outputting the output signal of the delay circuit, an AND gate for inputting and outputting the result of the frequency signal generated by the output signal of the inverter and the frequency synthesizing unit, and outputting the resultant signal, and a reference frequency signal for inputting the delay circuit. A 1/2 delay circuit for delaying and outputting with a delay time less than 1/2 * D (D: delay time of the delay circuit 201) and an output signal of the 1/2 delay circuit as a clock signal, D flip-flop for inputting and delaying the output signal of the AND gate, and determining whether the D flip-flop is in a logic high state. An analog integrator for generating a voltage and a hysteresis gate (206) for generating a final output digital logic with low noise influence by placing an upper / lower threshold voltage on the voltage generated by the analog integrating circuit. And by providing the circuit, the power consumption is reduced by reducing the number of gates implementing the synchronous detector, and the area occupied by the chip reduces the cost and the most important noise in the communication circuit, thereby reducing the low power and low noise required by the communication chip. There is an effect that can be applied to a property.

Description

주파수 합성기용 동기 검출회로Synchronous Detection Circuit for Frequency Synthesizer

본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것이다.The present invention relates to a synchronization detection circuit for detecting a frequency synchronization state in order to have a low phase noise and a section having a fast synchronization time in a mobile communication frequency synthesizer.

이동 통신용 주파수 합성기는 통신용 칩의 중요한 블록으로 믹서의 로컬 오실레이터(local oscillator) 신호를 발생시키는 역할을 한다. 특히, 이 신호는 송수신기 전체 시스템의 성능에 크게 영향을 미치므로 이 블록의 설계가 중요하다. 통신용 주파수 합성기의 루프 변수를 효과적으로 바꾸면 acquisition time을 줄이면서도 잡음 및 다른 상호 방해 신호를 제거하는 등 성능 개선을 이룰 수 있는 장점을 가진다. 따라서, 주파수 합성기는 동기 유무를 알려주는 신호가 필요한데, 이 신호는 주파수 합성기의 상태를 검사하는 회로로 만들 수 있다.The frequency synthesizer for mobile communication is an important block of the communication chip, and serves to generate a mixer's local oscillator signal. In particular, the design of this block is important because this signal greatly affects the performance of the entire transceiver system. Effectively changing the loop parameters of a telecommunications frequency synthesizer has the advantage of improving performance by reducing acquisition time and eliminating noise and other interfering signals. Therefore, the frequency synthesizer needs a signal indicating whether there is synchronization, and this signal can be made into a circuit for checking the state of the frequency synthesizer.

종래에는 주파수 합성기용 동기 검출회로를 미국 특허 No. 3988696, 3956710에서 보듯이 복잡한 카운터와 주변 회로를 이용하여 구성하므로, 그에 따른 전력 소모가 많고, 디지털 잡음 발생의 원인이 되었다.Conventionally, a synchronous detection circuit for a frequency synthesizer is disclosed in US Patent No. As shown in 3988696 and 3956710, a complicated counter and peripheral circuits are used, resulting in high power consumption and digital noise.

도 1은 종래의 주파수 합성기 구성도로서, 입력되는 주파수(f_in)와 주파수 합성부(10)에서 발생한 주파수(f_v)의 위상을 비교하여 그 차이를 신호로 출력하는 위상 비교기(11)와, 상기 위상 비교기(11)로부터 출력된 신호와 동기 검출회로(20)로부터 출력된 신호를 입력하여, 저역 주파수만을 통과시키는 저역 통과 필터(12)와, 상기 저역 통과 필터(12)로부터 출력된 신호를 입력하여 주파수(f_v)를 발생시키는 전압 제어 발진기(13)와, 상기 전압 제어 발진기(13)로부터 출력된 주파수(f_v)와 입력되는 주파수(f_in)를 합성하여 출력하는 차동 주파수 곱셈기(14)와, 상기 주파수 합성기(14) 출력 신호의 아날로그 신호를 디지털 논리 레벨로 변환하는 버퍼(15)와 상기 버퍼(15)의 출력 신호를 입력하고, 동기 검출을 하는 동기 검출회로(20)로 구성된다.1 is a block diagram of a conventional frequency synthesizer. The phase comparator 11 compares a phase of an input frequency f _in with a frequency f _v generated by the frequency synthesizer 10 and outputs a difference as a signal. A low pass filter 12 for inputting a signal output from the phase comparator 11 and a signal output from the synchronous detection circuit 20 to pass only a low pass frequency, and a signal output from the low pass filter 12; to enter the frequency (f _v) for generating a voltage controlled oscillator 13 and the differential frequency multiplier for combining outputs the frequency (f _v) and the frequency (f _in) is input is output from the voltage controlled oscillator 13 for (14) and a synchronization detecting circuit (20) for inputting a buffer (15) for converting the analog signal of the frequency synthesizer (14) output signal to a digital logic level and an output signal of the buffer (15). It consists of.

도 2는 도 1의 동기 검출회로 구성도이다.FIG. 2 is a diagram illustrating a synchronization detection circuit of FIG. 1.

제 1 AND 게이트(21)는 주파수 합성부(10)의 버퍼(15)로부터 출력되는 차동 주파수(f_diff) 신호와 일정 시간이 계산되어 궤환되는 신호를 논리곱하여 출력하고, 1024 2진 카운터(22)는 제 2 단안정 회로(26)로부터 리셋 신호를 받아, 상기 제 1 AND 게이트(21)로부터 출력된 신호를 입력하여 2진 카운트하여 출력하며, 제 2 AND 게이트(23)는 상기 1024 2진 카운터(22)로부터 출력된 신호를 논리곱하여 인버터(24)와 D 플립플롭(27)으로 출력한다. 그리고, 인버터(24)는 상기 제 2 AND 게이트(23)로부터 출력된 신호를 반전시켜 상기 제 1 AND 게이트(21)로 궤환 입력시킨다. D 플립플롭(27)은 제 1 단안정 회로(25)로부터 클럭 신호를 받아, 상기 제 2 AND 게이트(23)로부터 출력된 신호를 지연시켜 출력한다.The first AND gate 21 multiplies and outputs a differential frequency signal (f _diff ) output from the buffer 15 of the frequency synthesizer 10 and a signal whose predetermined time is calculated and fed back, and outputs a 1024 binary counter 22. ) Receives a reset signal from the second single-stable circuit 26, inputs the signal output from the first AND gate 21, binary counts and outputs it, and the second AND gate 23 is the 1024 binary. The signal output from the counter 22 is logically multiplied and output to the inverter 24 and the D flip-flop 27. The inverter 24 inverts the signal output from the second AND gate 23 and feeds it back to the first AND gate 21. The D flip-flop 27 receives the clock signal from the first monostable circuit 25 and delays and outputs the signal output from the second AND gate 23.

상기와 같이 종래의 동기 검출회로는 많은 게이트가 필요하므로 전력 소모가 크고 칩에서 큰 면적을 차지하며, 디지털 카운터를 사용하여 피크 전류를 발생시키므로 잡음이 발생하는 문제점이 있다.As described above, the conventional synchronous detection circuit requires a large number of gates, thus, consumes a large amount of power and occupies a large area in the chip, and generates a peak current using a digital counter, thereby causing noise.

상기 문제점을 해결하기 위해 본 발명은, 동기 상태의 기준을 동기창(locking window)으로 설정하고, 동기창 안에 원하는 신호의 상승 에지가 일정 개수 들어오면 최종 출력은 주파수 동기 신호 로직 하이를 출력하여 동기 상태임을 알려 주고, 반대로 일정 개수 미만이거나 없으면 최종 출력은 주파수 동기 신호를 로우를 출력하여 주파수 비동기(unlock) 상태임을 알려 주는 주파수 합성기용 동기 검출회로를 제공하여, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 통신회로에서 가장 중요한 잡음을 감소시킴으로서, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있도록 하는데 그 목적이 있다.In order to solve the above problem, the present invention sets the reference state of the synchronization state to a locking window, and when a certain number of rising edges of a desired signal enter the synchronization window, the final output is a synchronization state by outputting a frequency synchronization signal logic high. On the contrary, if the number is less than or equal to a certain number, the final output provides a synchronous detection circuit for a frequency synthesizer that outputs a low frequency synchronous signal to indicate that the frequency is unlocked, thereby reducing power consumption by reducing the number of gates implementing the synchronous detector. The purpose of the present invention is to reduce the noise in the communication circuit by reducing the area occupied by the chip, and to apply the low power and low noise characteristics required by the communication chip.

도 1은 종래의 주파수 합성기 구성도,1 is a configuration diagram of a conventional frequency synthesizer,

도 2는 도 1의 동기 검출회로 구성도,2 is a block diagram of a synchronization detecting circuit of FIG. 1;

도 3은 본 발명이 적용되는 주파수 합성기 구성도,3 is a configuration diagram of a frequency synthesizer to which the present invention is applied;

도 4는 도 3의 동기 검출회로 구성도,4 is a configuration diagram of a synchronization detecting circuit of FIG. 3;

도 5는 도 4의 동작 타이밍도.5 is an operation timing diagram of FIG. 4.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10,100 : 주파수 합성부 11 : 위상 비교기10,100: frequency synthesizer 11: phase comparator

12 : 저역 통과 필터 13 : 전압 제어 발진기12 low pass filter 13 voltage controlled oscillator

14 : 차동 주파수 곱셈기 15 : 버퍼14: differential frequency multiplier 15: buffer

20,200 : 동기 검출회로 21 : 제 1 AND 게이트20,200: synchronization detection circuit 21: first AND gate

22 : 1024 2진 카운터 23 : 제 2 AND 게이트22: 1024 binary counter 23: second AND gate

24 : 인버터 25 : 제 1 단안정 회로24: Inverter 25: First single stability circuit

26 : 제 2 단안정 회로 27,205 : D 플립플롭26: second monostable circuit 27,205: D flip-flop

101 : 주파수/위상 검출기 102 : 루프 필터101: frequency / phase detector 102: loop filter

103 : 전압 제어 발진기 104 : N 나누기부103: voltage controlled oscillator 104: N divider

201 : 지연회로 202 : 인버터201: delay circuit 202: inverter

203 : AND 게이트 204 : 1/2 지연회로203: AND gate 204: 1/2 delay circuit

206 : 히스테리시스 게이트 211 : 트랜지스터206: hysteresis gate 211: transistor

212 : 전류원 213 : 캐패시터212 current source 213 capacitor

본 발명은 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 이동 통신 주파수 합성기용 동기 검출회로에 관한 것이다.The present invention relates to a synchronization detection circuit for a mobile communication frequency synthesizer for detecting a frequency synchronization state in order to have a section having a fast synchronization time and a low phase noise.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3은 본 발명이 적용되는 주파수 합성기 구성도로서, 입력되는 기준 주파수 신호와 주파수 합성부(100)에서 발생한 신호의 위상 및 주파수를 비교하고 그 차이 신호를 출력하는 주파수/위상 검출기(101)와, 상기 주파수/위상 검출기(101)로부터 출력된 주파수/위상 차이를 나타내는 전류 신호와 동기 검출회로(200)의 출력 신호를 입력하여 전압 제어 발진기(103)로 출력하고, 전체 시스템의 밴드 폭을 결정하는 루프필터(102)와, 상기 루프필터(102)로부터 출력된 신호를 입력하여 제어 전압 신호를 발생시키는 전압 제어 발진기(103)와, 상기 전압 제어 발진기(103)로부터 발생한 신호를 입력하고 필요한 숫자로 나누는 N 나누기부(104)와 입력되는 기준 주파수 신호와 상기 주파수 합성부(100)에서 발생한 신호를 입력하고 동기 검출하는 동기 검출회로(200)로 구성된다.3 is a configuration diagram of a frequency synthesizer to which the present invention is applied, and compares a phase and a frequency of an input reference frequency signal with a signal generated by the frequency synthesizer 100 and outputs a difference signal. A current signal indicating the frequency / phase difference output from the frequency / phase detector 101 and an output signal of the synchronous detection circuit 200 are input to the voltage-controlled oscillator 103, and the bandwidth of the entire system is determined. Inputs a signal generated from the loop filter 102, a voltage controlled oscillator 103 for inputting a signal output from the loop filter 102 to generate a control voltage signal, and a signal required from the voltage controlled oscillator 103 N division unit 104 divided by and a synchronization signal detecting circuit 200 for inputting the reference frequency signal and the signal generated by the frequency synthesis unit 100 and the synchronization detection .

상기와 같이 구성된 주파수 합성기의 동작을 살펴보면 다음과 같다.The operation of the frequency synthesizer configured as described above is as follows.

주파수 합성부(100)의 주파수/위상 검출기(101)는 입력되는 기준 주파수와 주파수 합성부(100)로부터 발생하는 주파수를 입력하고, 상기 신호들의 위상 및 주파수를 비교하여 그 차이 신호를 출력하며, 루프 필터(102)는 상기 주파수/위상 검출기(101)로부터 출력된 신호와 동기 검출회로(200)의 출력 신호를 입력하여 전압 제어 발진기(103)로 출력하고, 전체 시스템이 밴드 폭을 결정한다. 전압 제어 발진기(103)는 상기 루프 필터(102)로부터 출력된 신호를 입력하여 주파수를 발생시키고, N 나누기부(104)는 상기 전압 제어 발진기(103)로부터 출력된 신호를 입력하여 요구하는 숫자로 나누어 상기 주파수/위상 검출기(101)와 동기 검출회로(200)로 출력한다. 여기서, 상기 동기 검출회로(200)의 출력은 두 가지 용도의 신호로 이용될 수 있는데, 첫째는 이중 전류 모드 형태의 주파수 합성기일 경우 전류펌프회로의 전류량 선택 신호로 사용되어 빠른 동기 시간을 갖는 시스템을 구현할 수 있고, 둘째는 주파수 합성기의 현재 상태를 시스템에 이를 알려주는 신호로도 사용된다.The frequency / phase detector 101 of the frequency synthesizer 100 inputs a reference frequency input from a frequency generated from the frequency synthesizer 100, compares the phases and frequencies of the signals, and outputs a difference signal. The loop filter 102 inputs the signal output from the frequency / phase detector 101 and the output signal of the synchronous detection circuit 200 to be output to the voltage controlled oscillator 103, and the entire system determines the band width. The voltage controlled oscillator 103 inputs the signal output from the loop filter 102 to generate a frequency, and the N divider 104 inputs the signal output from the voltage controlled oscillator 103 to a required number. The signal is divided and output to the frequency / phase detector 101 and the synchronization detecting circuit 200. Here, the output of the synchronization detection circuit 200 may be used as a signal for two purposes, firstly, a system having a fast synchronization time, as a current amount selection signal of the current pump circuit in the case of a dual current mode frequency synthesizer The second is also used as a signal to inform the system of the current state of the frequency synthesizer.

도 4는 도 3의 동기 검출회로의 구성도로서, 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로(201)와, 상기 지연회로(201)로부터 출력된 신호를 반전시켜 출력하는 인버터(302)와, 상기 인버터(302)로부터 출력된 신호와 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트(203)와, 기준 주파수 신호를 입력하여 상기 지연회로(201)보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로(204)와, 상기 1/2 지연회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭(205)과, 상기 D 플립플롭(205)이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로(210)와, 상기 아날로그 적분 회로(210)에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된다. 그리고, 상기 아날로그 적분 회로(210)는 상기 D 플립플롭(205)의 출력 신호가 하이일 경우에는 오프되고, 로우일 경우에는 온되는 트랜지스터(211)와, 아날로그 적분 회로(210)에 전류를 공급하는 전류원(212)과, 상기 트랜지스터(211)가 온되면 충전하고, 트랜지스터(211)가 오프되면 방전하는 캐패시터(213)로 구성된다.4 is a configuration diagram of the synchronization detection circuit of FIG. 3, in which a delay circuit 201 for inputting and delaying and outputting a frequency signal generated by the frequency synthesizer 100 and an inverted signal output from the delay circuit 201 are shown. And an AND gate 203 for inputting and outputting the result of the inverter 302, the signal output from the inverter 302 and the frequency signal generated by the frequency synthesizing unit 100, and outputting the result. A half delay circuit 204 for delaying and outputting a delay time of less than 1/2 * D (D: delay time of the delay circuit 201) than the delay circuit 201, and the 1/2 delay circuit 204 D flip-flop 205 for inputting and outputting the output signal of < RTI ID = 0.0 >) < / RTI > as the clock signal, delaying and outputting the output signal of AND gate 203, and determining whether the D flip-flop 205 is in a logic high state. An analog integrating circuit 210 for generating a voltage, and the analog integrating circuit It is composed of a hysteresis gate 206 that generates a final output digital logic with less influence on noise by giving an upper / lower threshold voltage to the voltage generated by the divider 210. The analog integrating circuit 210 supplies current to the transistor 211 and the analog integrating circuit 210 which are turned off when the output signal of the D flip-flop 205 is high and turned on when the output signal of the D flip-flop 205 is high. A current source 212 and a capacitor 213 that charges when the transistor 211 is turned on and discharges when the transistor 211 is turned off.

상기와 같이 구성된 동기 검출회로의 동작을 살펴보면 다음과 같다.Looking at the operation of the synchronization detection circuit configured as described above are as follows.

지연 회로(201)가 주파수 합성부(100)의 N 나누기부(104)에서 발생한 신호를 지연시켜 출력하면, 인버터(202)는 상기 지연 회로(201)로부터 출력된 신호를 반전시켜 출력하고, AND 게이트(203)는 상기 인버터(202)로부터 출력된 신호와 주파수 합성부(100)의 N 나누기부(104)에서 발생한 신호를 논리곱하여 출력한다. 이때, AND 게이트(203)의 출력 신호는 동기창이 된다. 그리고, 1/2 지연 회로(204)는 기준 주파수 신호를 상기 지연 회로(201)의 지연 시간 보다 1/2 적은 지연 시간으로 지연시켜 출력하며, D 플립플롭(205)은 상기 1/2 지연 회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력한다.When the delay circuit 201 delays and outputs the signal generated by the N divider 104 of the frequency synthesizer 100, the inverter 202 inverts the signal output from the delay circuit 201 and outputs the AND. The gate 203 logically multiplies the signal output from the inverter 202 and the signal generated by the N divider 104 of the frequency synthesizer 100. At this time, the output signal of the AND gate 203 becomes a synchronization window. The 1/2 delay circuit 204 delays and outputs a reference frequency signal with a delay time 1/2 less than the delay time of the delay circuit 201, and the D flip-flop 205 outputs the 1/2 delay circuit. The output signal of 204 is inputted as a clock signal, and the output signal of the AND gate 203 is inputted and delayed.

트랜지스터(211), 전류원(212), 및 캐패시터(213)로 구성된 아날로그 적분 회로(210)는 상기 D 플립플롭(205)이 로직 하이 상태인지를 구분하고, 일정 전압을 발생시키며, 히스테리시스 게이트(206)는 상기 아날로그 적분 회로(210)에서 발생한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시킨다.An analog integrating circuit 210 composed of a transistor 211, a current source 212, and a capacitor 213 distinguishes whether the D flip-flop 205 is in a logic high state, generates a constant voltage, and generates a hysteresis gate 206. ) Places an upper / lower threshold voltage on the voltage generated by the analog integrating circuit 210 to generate final output digital logic with less influence on noise.

여기서, 상기 D 플립플롭(205)은 상향 에지(edge)에서 로직 하이가 입력되면, 로직 하이를 출력시킨다. 그래서, 기준 주파수의 한 주기가 주파수 합성기에서 발생한 클럭이 최소한 한번은 주파수 동기가 맞았음을 알린다. 그러나, 이 한번으로 주파수 합성기가 안정적으로 동기 되어 있다고 판단할 수 없기 때문에 연속적으로 일정한 시간동안 D 플립플롭(205)이 로직 하이 상태 인지 알기 위해 아날로그 적분 회로(210) 사용하였다.Here, the D flip-flop 205 outputs a logic high when a logic high is input at an up edge. Thus, one period of the reference frequency indicates that the clock generated by the frequency synthesizer has been frequency synchronized at least once. However, since this frequency synthesizer cannot be determined to be stably synchronized at this time, the analog integrating circuit 210 is used to know whether the D flip-flop 205 is in a logic high state for a continuous time.

도 5는 도 4의 동작 타이밍도이다.5 is an operation timing diagram of FIG. 4.

(a)는 주파수 합성부(100)의 N 나누기부(104)에서 출력되는 신호의 파형을 나타내고, (b)는 인버터(202)로부터 출력되는 신호의 파형을 나타내며, (c)는 AND 게이트(203)로부터 출력되는 신호의 파형을 나타낸다. 그리고, (d)는 기준 주파수 신호의 파형을 나타내고, (e)는 1/2 지연 회로(204)로부터 출력되는 신호의 파형을 나타내며, (f)는 노드(1)의 신호 파형을 나타내고, (g)는 동기 검출회로의 출력 신호를 나타낸다.(a) shows the waveform of the signal output from the N divider 104 of the frequency synthesizing unit 100, (b) shows the waveform of the signal output from the inverter 202, (c) shows the AND gate ( The waveform of the signal output from 203 is shown. And (d) shows the waveform of the reference frequency signal, (e) shows the waveform of the signal output from the 1/2 delay circuit 204, (f) shows the signal waveform of the node 1, ( g) shows an output signal of the synchronization detecting circuit.

신호(a)와 신호(b)를 AND 게이트(203)에 통과시키면 신호(c)의 동기창이 각 주기마다 펄스신호를 발생한다. 현재 상태의 주파수 합성기 신호(a)와 기준 주파수(d)를 비교하기 위해 상기에서 정의한 동기창에 기준 주파수를 1/8 * T(52)만큼 지연을 시키면 이 클럭 신호(e)의 상승 에지(edge)는 동기창 안에 들어오게 된다. 일정한 수의 에지(edge)가 동기창(51) 안에 들어오면 D 플립플롭(205)의 출력(

)은 로직 하이가 되어, 트랜지스터(211)는 오프가 되고 전류원(212)은 캐패시터(213)에 전류를 공급하여 노드(1)의 전압이 상승하므로 히스테리시스 게이트(206)에서 정의된 위 문턱전압을 넘어 최종적으로 로직 하이를 출력한다.When signals a and b pass through AND gate 203, the synchronization window of signal c generates a pulse signal at each period. If the reference frequency is delayed by 1/8 * T (52) in the synchronization window defined above to compare the current frequency synthesizer signal (a) with the reference frequency (d), the rising edge of this clock signal (e) ) Will enter the sync window. When a certain number of edges enter the sync window 51, the output of the D flip-flop 205 (

) Becomes logic high, transistor 211 is turned off and current source 212 supplies current to capacitor 213 to increase the voltage at node 1, thus increasing the threshold voltage defined at hysteresis gate 206. Finally, logic high is output.

상기와 같이, 첫번째로 주파수 합성기에 동기가 이루어(locking) 졌을 때에는 신호(a)와 같이 기준 주파수와 같은 주기의 신호가 발생되고, 이 신호를 이용하여 현재 주기 1/4 * T(T : 기준 입력 주파수의 주기)시간 만큼을 동기창으로 정의 하면 지연회로(201)의 지연시간은 1/4*T를 갖는다. 따라서, 이 신호는 신호(b)가 된다.As described above, when the frequency synthesizer is first locked, a signal having the same period as the reference frequency is generated as in signal (a), and using this signal, the current period 1/4 * T (T: reference) is generated. When the cycle time of the input frequency) is defined as the synchronization window, the delay time of the delay circuit 201 has 1/4 * T. Thus, this signal becomes signal b.

둘째로, 주파수 합성기가 동기를 못 이루었을 때(unlocking) 에는 신호(e)가 동기창 신호(c)안에 들어 가지 못하고 밖에 있으므로, D 플립플롭(205)은 로직 로우를 발생시켜서, 트랜지스터(211)를 온시키므로 캐패시터(213)가 방전되어 이 노드(1)의 전압이 정의된 히스테리시스 게이트(206)의 아래 문턱 전압보다 떨어지면, 동기 검출회로는 최종적으로 로직 로우를 출력한다. 따라서, 주파수 합성기가 아직 동기(locking)되어 있지 않음을 알려주고 있다.Second, when the frequency synthesizer is out of sync (unlocking), since the signal e does not enter the sync window signal c, the D flip-flop 205 generates a logic low, so that the transistor 211 Since the capacitor 213 is discharged and the voltage of this node 1 falls below the defined threshold voltage of the hysteresis gate 206, the synchronous detection circuit finally outputs a logic low. Thus, it indicates that the frequency synthesizer is not yet locked.

상기와 같이 본 발명에 따른 동기 검출 방법 및 회로는 간단한 몇 개의 게이트 구성으로 주파수 합성기의 동기 여부를 검출하고, 이 기능을 이용하여 주파수 합성기가 빠른 시간에 동기 되도록 전류펌프의 전류량을 크게 하거나, 위상잡음을 줄이고, 안정되게 동작하도록 전류량을 줄여주고, 회로가 간단하여 소비전력이 적고, 디지털 잡음의 발생을 작게 하고, 사용 면적이 적은 효과가 있다.As described above, the synchronization detecting method and circuit according to the present invention detect whether the frequency synthesizer is synchronized with a few simple gate configurations, and use this function to increase the amount of current in the current pump or phase so that the frequency synthesizer is synchronized at a fast time. Reduces the noise, reduces the amount of current to operate stably, the circuit is simple, has low power consumption, reduces the generation of digital noise, and has a small footprint.

본 발명은 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공하여, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 통신회로에서 가장 중요한 잡음을 감소시킴으로서, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있다.The present invention provides a delay circuit for inputting and delaying and outputting a frequency signal generated by a frequency synthesizer, an inverter for inverting and outputting an output signal of the delay circuit, and an input signal and a frequency signal generated by the frequency synthesizer. AND gate for outputting AND and multiplying and outputting a reference frequency signal by delaying with delay time less than 1/2 * D (D: delay time of delay circuit 201) than the delay circuit and outputting the delay signal. And a D flip-flop that inputs the output signal of the 1/2 delay circuit as a clock signal, inputs and delays the output signal of the AND gate, and determines whether the D flip-flop is in a logic high state, and determines a voltage. Analog output circuit to generate and the upper and lower threshold voltage to the voltage generated by the analog integrated circuit to the final output digital logic with less noise By providing a synchronous detection method and a circuit for a frequency synthesizer comprising a hysteresis gate (206) for generating a circuit, by reducing the number of gates to implement a synchronous detector, to reduce power consumption, to reduce the area occupied by the chip to reduce the most important noise in the communication circuit By reducing, it can be applied to the low power and low noise characteristics required for the communication chip.

Claims

이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 있어서,In the synchronization detection circuit for detecting a frequency synchronization state in order to have a low phase noise and a section having a fast synchronization time in a mobile communication frequency synthesizer,

주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로(201)와;A delay circuit 201 for inputting and delaying and outputting a frequency signal generated by the frequency synthesizer 100;

상기 지연회로(201)로부터 출력된 신호를 반전시켜 출력하는 인버터(302)와;An inverter 302 for inverting and outputting a signal output from the delay circuit 201;

상기 인버터(302)로부터 출력된 신호와 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트(203)와;An AND gate 203 for inputting and ANDing the signal output from the inverter 302 and the frequency signal generated by the frequency synthesizer 100 and outputting the result;

기준 주파수 신호를 입력하여 상기 지연회로(201)보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로(204)와;A half delay circuit 204 for inputting a reference frequency signal and delaying the delayed signal with a delay time less than 1/2 * D (D: delay time of the delay circuit 201) than the delay circuit 201;

상기 1/2 지연회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭(205)과;A D flip-flop (205) for inputting an output signal of the 1/2 delay circuit (204) as a clock signal, and inputting and delaying an output signal of the AND gate (203);

상기 D 플립플롭(205)이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로(210)와;An analog integrating circuit (210) for determining whether the D flip-flop (205) is in a logic high state and generating a voltage;

상기 아날로그 적분 회로(210)에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 것을 특징으로 하는 주파수 합성기용 동기 검출회로.And a hysteresis gate (206) for generating a final output digital logic having low noise influence by placing an upper / lower threshold voltage on the voltage generated by the analog integrating circuit (210).

제 1 항에 있어서,The method of claim 1,

상기 아날로그 적분 회로(210)는, 상기 D 플립플롭(205)의 출력 신호가 하이일 경우에는 오프되고, 로우일 경우에는 온되는 트랜지스터(211)와;The analog integrating circuit 210 includes a transistor 211 which is turned off when the output signal of the D flip-flop 205 is high and is turned on when the output signal of the D flip-flop 205 is high;

아날로그 적분 회로(210)에 전류를 공급하는 전류원(212)과;A current source 212 for supplying current to the analog integrating circuit 210;

상기 트랜지스터(211)가 온되면 충전하고, 트랜지스터(211)가 오프되면 방전하는 캐패시터(213)로 구성된 것을 특징으로 하는 주파수 합성기용 동기 검출회로.And a capacitor (213) for charging when the transistor (211) is turned on and discharging when the transistor (211) is turned off.