KR100242390B1 - High resistance device and manufacturing method thereof - Google Patents

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    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Abstract

본 발명은 고저항 소자 및 그의 제조방법에 관한 것으로 기판과, 상기 기판 상에 형성된 제1절연막과, 상기 제1절연막 상에 서로 이격되게 형성된 다수의 제1저항층과, 상기 다수의 제1저항층 사이의 상기 제1절연막 상에 유전층을 개재시켜 상기 제1저항층과 소정 부분이 중첩되게 형성된 제2저항층과, 상기 제1 및 제2저항층 상에 형성된 제2절연막과, 상기 제2절연막에 상기 제1저항층 각각의 소정 부분을 노출시키는 접촉홀과, 상기 접촉홀 내에 상기 제1저항층과 접촉되게 형성된 입력단 및 출력단을 포함한다. 따라서, 제1 및 제2저항층의 크기를 증가시키지 않고 소비 전력을 감소시킬 수 있으므로 고집적화가 용이하다.The present invention relates to a high resistance element and a method of manufacturing the same, a substrate, a first insulating film formed on the substrate, a plurality of first resistance layers formed to be spaced apart from each other on the first insulating film, and the plurality of first resistors. A second resistance layer formed by overlapping the first resistance layer and a predetermined portion by interposing a dielectric layer on the first insulating film between the layers, a second insulating film formed on the first and second resistance layers, and the second And a contact hole exposing a predetermined portion of each of the first resistive layers on the insulating layer, and an input end and an output end formed to contact the first resistive layer in the contact hole. Accordingly, power consumption can be reduced without increasing the size of the first and second resistance layers, so that high integration is easy.

Description

고저항 소자 및 그의 제조방법High resistance element and its manufacturing method

본 발명은 반도체 고저항 소자 및 그의 제조방법에 관한 것으로, 특히, 전력 소모를 감소하기 위해 저항을 증가시킬 수 있는 반도체 고저항 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor high resistance device and a method for manufacturing the same, and more particularly, to a semiconductor high resistance device and a method for manufacturing the same, which can increase resistance to reduce power consumption.

일반적으로 SRAM(Static Random Access Memory)의 부하 저항, 또는, ASIC(Application Specific Integrated Circuit)의 저항으로 고저항 소자를 사용하므로써 소비 전력을 감소시킨다.In general, power consumption is reduced by using a high resistance element as a load resistance of static random access memory (SRAM) or an application specific integrated circuit (ASIC).

저전력 SRAM은 부하 저하의 크기를 증가시켜 형성하여 소비 전력을 감소시킬 수 있다. 그러나, 저전력 SRAM은 소비 전력을 감소시키기 위해 부하 저항의 크기를 증가시키면 소자의 크기가 증가되므로 고집적화가 어렵게 된다.Low power SRAMs can be formed by increasing the magnitude of the load drop to reduce power consumption. However, in low power SRAMs, increasing the size of the load resistance to reduce power consumption increases the size of the device, making it difficult to achieve high integration.

제1도는 종래 기술에 따른 반도체 고저항 소자의 단면도이다.1 is a cross-sectional view of a semiconductor high resistance element according to the prior art.

종래 기술에 따른 반도체 고저항 소자는 기판(11) 상에 제1절연막(12)이 형성되고, 이 제1절연막(12) 상에 저항층(13)이 형성된다. 그리고, 저항층(13) 상에 소정 부분을 노출시키는 접촉홀(17)을 갖는 제2절연막(15)이 형성되고, 이 접촉홀(17)에 저항층(13)과 접촉되는 입력 및 출력단(18)(19)이 형성된다.In the semiconductor high resistance device according to the related art, a first insulating film 12 is formed on a substrate 11, and a resistive layer 13 is formed on the first insulating film 12. A second insulating film 15 having a contact hole 17 exposing a predetermined portion is formed on the resistive layer 13, and the input and output ends of the contact hole 17 contacting the resistive layer 13 ( 18) 19 is formed.

상기에서 저항층(13)은 다결정실리콘으로 이루어져 고저항 특성을 갖는다. 그러므로, 입력단(18)에 전압을 인가하면 저항층(13)을 통해 내부 회로(도시되지 않음)과 전기적으로 연결된 출력단(19)으로 미세 전류가 흐르게 되어 소비 전력을 감소시킨다.The resistive layer 13 is made of polycrystalline silicon and has a high resistance characteristic. Therefore, applying a voltage to the input terminal 18 causes a fine current to flow through the resistance layer 13 to the output terminal 19 electrically connected to an internal circuit (not shown), thereby reducing power consumption.

그러나, 상술한 종래의 반도체 고저항 소자는 소비 전력을 감소시키기 위해 저항층의 크기를 증가시켜야 하므로 고집적화가 어려운 문제점이 있었다.However, the above-described conventional semiconductor high resistance device has to increase the size of the resistance layer in order to reduce power consumption, which makes it difficult to achieve high integration.

따라서, 본 발명의 목적은 저항층의 크기를 증가시키지 않고 소비 전력을 감소시킬 수 있어 고집적화가 용이한 반도체 고저항 소자 및 그의 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a semiconductor high resistance element and a method for manufacturing the same, which can reduce power consumption without increasing the size of the resistance layer and are easily integrated.

상기 목적을 달성하기 위한 본 발명에 따른 고저항 소자는 기판과, 상기 기판 상에 형성된 제1절연막과, 상기 제1절연막 상에 서로 이격되어 형성된 다수의 제1저항층과, 상기 다수의 제1저항층 사이의 상기 제1절연막 상에 유전층을 개재시켜 상기 제1저항층과 소정 부분이 중첩되게 형성된 제2저항층과, 상기 제1 및 제2저항층 상에 형성된 제2절연막과, 상기 제2절연막에 상기 제1저항층 각각의 소정 부분을 노출시키는 접촉홀과, 상기 접촉홀 내에 상기 제1저항층과 접촉되게 형성된 입력단 및 출력단을 포함한다.A high resistance element according to the present invention for achieving the above object is a substrate, a first insulating film formed on the substrate, a plurality of first resistance layers formed on the first insulating film spaced apart from each other, and the plurality of first A second resistive layer formed by overlapping the first resistive layer and a predetermined portion by interposing a dielectric layer on the first insulating layer between the resistive layers, a second insulating layer formed on the first and second resistive layers, and the second resistive layer; And a contact hole exposing a predetermined portion of each of the first resistive layers on the insulating film, and an input terminal and an output terminal formed in the contact hole to be in contact with the first resistive layer.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 고저항 소자의 제조 방법은 기판 상에 제1절연막을 형성하고 상기 제1절연막 상에 서로 소정 거리 이격된 다수의 제1저항층을 형성하는 공정과, 상기 제1절연막의 표면에 유전층과 제2저항층을 형성하고 상기 제2저항층과 상기 유전층을 상기 제1저항층 사이에 상기 제1저항층의 소정 부분과 중첩되게 패터닝하는 공정과, 상기 제1 및 제2 저항층 상에 제2절연막을 형성하고 상기 제2절연막을 상기 제1저항층 각각의 소정 부분이 노출되도록 패터닝하여 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제1저항층과 접촉되어 전기적으로 연결되는 입력단 및 출력단을 형성하는 공정을 구비한다.A method of manufacturing a semiconductor high resistance device according to the present invention for achieving the above object comprises the steps of forming a first insulating film on a substrate and a plurality of first resistance layers spaced a predetermined distance from each other on the first insulating film, Forming a dielectric layer and a second resistance layer on a surface of the first insulating layer, and patterning the second resistance layer and the dielectric layer so as to overlap a predetermined portion of the first resistance layer between the first resistance layer; Forming a contact hole by forming a second insulating film on the first and second resistive layers and patterning the second insulating film to expose a predetermined portion of each of the first resistive layers, and forming the contact hole in the contact hole. And forming an input end and an output end electrically contacted with each other.

제1도는 종래 기술에 따른 반도체 고저항 소자의 단면도.1 is a cross-sectional view of a semiconductor high resistance element according to the prior art.

제2도는 본 발명에 따른 반도체 고저항 소자의 단면도.2 is a cross-sectional view of a semiconductor high resistance element according to the present invention.

제3(a)도 내지 제3(c)도는 본 발명에 따른 반도체 고저항 소자의 제조 공정도.3 (a) to 3 (c) are manufacturing process diagrams of a semiconductor high resistance element according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도는 본 발명에 따른 반도체 고저항 소자의 단면도이다.2 is a cross-sectional view of a semiconductor high resistance element according to the present invention.

본 발명에 따른 반도체 고저항 소자는 기판(21) 상에 제1절연막(23)이 형성되고, 이 제1절연막(23) 상에 다수의 제1저항층(25)이 서로 이격되게 형성된다. 그리고, 제1저항층(25) 사이의 제1절연막(23) 상에 유전층(27)을 개재시켜 소정 부분이 중첩된 제2저항층(29)이 형성된다. 또한, 제1 및 제2저항층(25)(29) 상에 제2절연막(31)이 형성되며, 이 제2절연막(31)에 제1저항층(25) 각각의 소정 부분을 노출시키는 접촉홀(33)이 형성된다. 그리고, 접촉홀(33) 내에 제1저항층(25)과 접촉되어 전기적으로 연결되는 입력단(35) 및 출력단(37)이 형성된다.In the semiconductor high resistance device according to the present invention, a first insulating layer 23 is formed on a substrate 21, and a plurality of first resistance layers 25 are formed on the first insulating layer 23 so as to be spaced apart from each other. The second resistance layer 29 having a predetermined portion overlapping with each other is formed on the first insulating layer 23 between the first resistance layers 25 through the dielectric layer 27. In addition, a second insulating film 31 is formed on the first and second resistive layers 25 and 29, and the second insulating film 31 is in contact with each other to expose a predetermined portion of the first resistive layer 25. The hole 33 is formed. In addition, an input terminal 35 and an output terminal 37 which are in contact with the first resistance layer 25 and are electrically connected to each other are formed in the contact hole 33.

상기에서, 제1 및 제2저항층(25)(29)은 다결정실리콘으로 이루어지는데, 제1저항층(25)은 입력단(35) 및 출력단(37)과 오믹 접촉을 이루기 위해 불순물이 도핑되며, 제2저항층(29)은 불순물이 도핑되지 않아 높은 저항을 유지한다.In the above, the first and second resistance layers 25 and 29 are made of polycrystalline silicon, and the first resistance layer 25 is doped with impurities to make ohmic contact with the input terminal 35 and the output terminal 37. The second resistance layer 29 maintains a high resistance because impurities are not doped.

유전층(27)은 제1저항층(25)과 제2저항층(29)이 중첩되는 부분에 산화실리콘, 질화실리콘, 또는, 산화실리콘/질화실리콘이 50~200Å 정도의 두께로 형성된다. 유전층(27)은 절연 특성을 가지므로 입력단(35)에 구동 전압 인가되면 제1저항층(25)과 제2저항층(29) 사이를 통해 출력단(37)으로 매우 미세한 전류가 흐르게 된다. 그러므로, 제1저항층(25)과 제2저항층(29)의 크기를 증가시키지 않고 저항을 증가시켜 소비 전력을 감소시킬 수 있으므로 고집적도를 향상시킬 수 있다.In the dielectric layer 27, silicon oxide, silicon nitride, or silicon oxide / silicon nitride is formed to have a thickness of about 50 to about 200 Å at a portion where the first resistance layer 25 and the second resistance layer 29 overlap each other. Since the dielectric layer 27 has an insulating property, when a driving voltage is applied to the input terminal 35, a very minute current flows between the first resistor layer 25 and the second resistor layer 29 to the output terminal 37. Therefore, power consumption can be reduced by increasing the resistance without increasing the sizes of the first and second resistive layers 25 and 29, so that high integration can be improved.

제3(a)도 내지 제3(c)도는 본 발명에 따른 반도체 고저항 소자의 제조 공정도이다.3 (a) to 3 (c) are manufacturing process diagrams of the semiconductor high resistance element according to the present invention.

제3(a)도를 참조하면, 기판(21) 상에 열산화방법 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 성장하여 제1절연막(23)을 형성한다. 상기에서 제1절연막(23)을 질화실리콘으로 형성할 수도 있다. 그리고 제1절연막(23) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 포토리쏘그래피(photolithography) 방법으로 제1절연막(23)의 소정 부분이 노출되도록 패터닝하여 제1저항층(25)을 형성한다.Referring to FIG. 3 (a), silicon oxide is grown on the substrate 21 by thermal oxidation or chemical vapor deposition (hereinafter, referred to as CVD) to form a first insulating layer 23. . In the above description, the first insulating layer 23 may be formed of silicon nitride. The first resistive layer 25 is formed by depositing polysilicon doped with impurities on the first insulating layer 23 by CVD and patterning a predetermined portion of the first insulating layer 23 by photolithography. To form.

제3(b)도를 참조하면, 제1절연막(23)의 표면에 열산화방법으로 50~200Å 정도 두께의 유전층(27)을 형성한다. 상기에서, 유전층(27)을 질화실리콘, 또는, 산화실리콘/질화실리콘으로도 형성할 수도 있다. 제1절연막(23)과 유전층(27) 상에 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 증착하여 제2저항층(29)을 형성한다.Referring to FIG. 3 (b), a dielectric layer 27 having a thickness of about 50 to about 200 μs is formed on the surface of the first insulating layer 23 by a thermal oxidation method. In the above, the dielectric layer 27 may also be formed of silicon nitride or silicon oxide / silicon nitride. The second resistive layer 29 is formed by depositing polysilicon that is not doped with impurities on the first insulating layer 23 and the dielectric layer 27 by CVD.

제2저항층(29)과 유전층(27)을 제1저항층(25) 사이의 제1절연막(23) 상에 제1저항층(25)의 소정 부분만 중첩되도록 패터닝한다.The second resistive layer 29 and the dielectric layer 27 are patterned such that only a predetermined portion of the first resistive layer 25 overlaps the first insulating layer 23 between the first resistive layer 25.

제3(c)도를 참조하면, 제1 및 제2저항층(25)(29) 상에 산화실리콘을 CVD 방법으로 증착하여 제2절연막(31)을 형성한다. 제2절연막(31)을 제1저항층(25) 각각의 소정 부분이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 접촉홀(33)을 형성한다.Referring to FIG. 3 (c), silicon oxide is deposited on the first and second resistive layers 25 and 29 by CVD to form a second insulating layer 31. The second insulating layer 31 is patterned by photolithography so that a predetermined portion of each of the first resistive layers 25 is exposed to form the contact hole 33.

그리고, 제2절연막(31) 상에 접촉홀(33)을 채우도록 알루미늄 등의 금속을 증착하고 패터닝하여 이 접촉홀(33) 내에 제1저항층(25)과 접촉되어 전기적으로 연결되는 입력단(35) 및 출력단(37)을 형성한다. 상기에서 입력단(35) 및 출력단(37)은 제1저항층(25)이 불순물이 도핑되어 도전성을 가지므로 오믹 접촉을 이룬다.In addition, an input terminal for depositing and patterning a metal such as aluminum to fill the contact hole 33 on the second insulating layer 31 and contacting the first resistance layer 25 in the contact hole 33 to be electrically connected thereto ( 35) and output stage 37 are formed. The input terminal 35 and the output terminal 37 are in ohmic contact because the first resistance layer 25 is doped with impurities and has conductivity.

따라서, 본 발명은 제1 및 제2저항층의 크기를 증가시키지 않고 소비 전력을 감소시킬 수 있으므로 고집적화가 용이한 잇점이 있다.Therefore, the present invention can reduce power consumption without increasing the size of the first and second resistive layers, which is advantageous in that high integration is easy.

Claims (4)

기판과, 상기 기판 상에 형성된 제1절연막과, 상기 제1절연막 상에 서로 이격되어 형성된 다수의 제1저항층과, 상기 다수의 제1저항층 사이의 상기 제1절연막 상에 유전층을 개재시켜 상기 제1저항층과 소정 부분이 중첩되게 형성된 제2저항층과, 상기 제1 및 제2저항층 상에 형성된 제2절연막과, 상기 제2절연막에 상기 제1저항층 각각의 소정 부분을 노출시키는 접촉홀과, 상기 접촉홀 내에 상기 제1저항층과 접촉되게 형성된 입력단 및 출력단을 포함하는 반도체 고저항 소자.A dielectric layer is interposed between a substrate, a first insulating layer formed on the substrate, a plurality of first resistive layers formed on the first insulating layer, and a dielectric layer on the first insulating layer between the plurality of first resistive layers. A second resistive layer formed to overlap the first resistive layer and a predetermined portion, a second insulating layer formed on the first and second resistive layers, and a predetermined portion of each of the first resistive layers is exposed to the second insulating layer. And an input terminal and an output terminal formed in contact with the first resistance layer in the contact hole. 제1항에 있어서, 상기 유전층이 산화실리콘, 질화실리콘, 또는, 산화실리콘/질화실리콘이 50~200Å 정도의 두께로 형성된 반도체 고저항 소자.The semiconductor high resistance device according to claim 1, wherein the dielectric layer is formed of silicon oxide, silicon nitride, or silicon oxide / silicon nitride with a thickness of about 50 to 200 microseconds. 제1항에 있어서, 상기 제1저항층을 불순물이 도핑된 다결정실리콘으로 형성하는 반도체 고저항 소자.The semiconductor high resistance device of claim 1, wherein the first resistance layer is formed of polycrystalline silicon doped with impurities. 기판 상에 제1절연막을 형성하고 상기 제1절연막 상에 서로 소정 거리 이격된 다수의 제1저항층을 형성하는 공정과, 상기 제1절연막의 표면에 유전층과 제2저항층을 형성하고 상기 제2저항층과 상기 유전층을 상기 제1저항층 사이에 상기 제1저항층의 소정 부분과 중첩되게 패터닝하는 공정과, 상기 제1 및 제2 저항층 상에 제2절연막을 형성하고 상기 제2절연막을 상기 제1저항층 각각의 소정 부분이 노출되도록 패터닝하여 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제1저항층과 접촉되어 전기적으로 연결되는 입력단 및 출력단을 형성하는 공정을 구비하는 반도체 고저항 소자의 제조방법.Forming a first insulating layer on the substrate and forming a plurality of first resistive layers spaced apart from each other by a predetermined distance on the first insulating layer; forming a dielectric layer and a second resistive layer on the surface of the first insulating layer; Patterning the second resistive layer and the dielectric layer so as to overlap a predetermined portion of the first resistive layer between the first resistive layer, forming a second insulating film on the first and second resistive layers, and forming the second insulating film Forming a contact hole by patterning a predetermined portion of each of the first resistive layers to expose the first resistive layer; and forming an input terminal and an output terminal contacting the first resistive layer and electrically connected to the first resistive layer. Method of manufacturing a high resistance element.
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