KR100241767B1 - Apparatus for generating address in atm switching system - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

비동기 전송모드(ATM) 교환기.Asynchronous Transfer Mode (ATM) Exchange.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

일반적인 비동기 전송모드 교환기에서 셀을 메모리에 저장하거나 읽을 경우에 메모리의 용량에 비례한 크기의 선입선출부에 셀의 주소를 저장하므로 저장할 셀의 양이 많을 경우에는 선입선출부를 대용량으로 구현해야 하는 비경제적이고 비효율적인 문제를 해결하고자 하는 것이다.When a cell is stored or read in a memory in a general asynchronous transfer mode exchange, the address of a cell is stored in a first-in, first-out, which is proportional to the capacity of the memory. It is to solve problems that are inefficient and inefficient.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

메모리의 기본 주소를 저장하는 소용량의 선입선출부(10)와; 로드 신호(LD)에 따라 동작이 제어되며 주소발생 신호(GEN)에 따라 카운팅하여 추가 주소를 발생하는 추가주소 발생부(20)와; 읽기 신호(RD) 및 상기 로드 신호(LD)에 따라 상기 선입선출부(10)에 저장된 기본 주소를 읽어들이며 읽어들인 기본 주소를 상기 추가 주소 발생부(20)와 동기를 맞추기 위해 시간지연시켜 출력하는 버퍼부(30)와; 상기 주소발생 신호(GEN)에 따라 상기 버퍼부(30)를 통한 기본 주소와 상기 추가주소 발생부(20)에서 발생된 추가 주소로 메모리의 주소를 발생하는 주소 출력부(40)로 이루어짐을 특징으로 하는 것이다.A small-capacity first-in-first-out unit (10) for storing a base address of the memory; An operation of controlling the operation according to the load signal LD and generating an additional address by counting according to the address generation signal GEN; According to the read signal RD and the load signal LD, a base address stored in the first-in, first-out unit 10 is read, and the read base address is time-delayed to synchronize with the additional address generator 20. A buffer unit 30 to be formed; According to the address generation signal (GEN) is characterized by consisting of the address output unit 40 for generating the address of the memory to the base address through the buffer unit 30 and the additional address generated by the additional address generator 20 It is to be done.

4. 발명의 중요한 용도4. Important uses of the invention

비동기 전송모드(ATM) 교환기 등 메모리를 이용하여 데이터를 저장하거나 읽어내는 경우 메모리 주소 발생에 적용되는 것이다.When data is stored or read using a memory such as an asynchronous transfer mode (ATM) exchange, it is applied to memory address generation.

Description

비동기 전송모드 교환기의 주소 발생 장치Address generator of asynchronous transfer mode exchange

일반적으로 비동기 전송모드(ATM) 교환기는 셀을 목적지까지 전송하기 위해서 전송할 셀을 메모리에 저장하고 저장된 셀의 주소를 선입선출부에 저장한다. 그런 후 다시 선입선출부에 저장된 주소를 선입선출하여 그 주소에 저장된 셀을 목적지까지 전송하게 된다.In general, an asynchronous transfer mode (ATM) exchange stores a cell to be transmitted in a memory and stores a stored cell address in a first-in, first-out to transfer the cell to a destination. After that, the first-in first-out address stored in the first-in first-out unit is transferred to the destination.

이러한 일반적인 비동기 전송모드 교환기는, 전송할 셀을 저장하는 메모리와, 상기 메모리에 저장된 셀의 주소를 저장하는 선입선출부에 구비하였으며, 상기와 같은 구성을 갖는 일반적인 비동기 전송모드 교환기의 동작을 설명하면 다음과 같다.The general asynchronous transfer mode exchanger is provided in a memory for storing a cell to be transmitted and a first-in first-out unit for storing an address of a cell stored in the memory. The operation of the general asynchronous transfer mode exchange having the above configuration will be described below. Same as

전송할 셀이 들어오면 메모리는 이 셀을 저장하고 선입선출부는 셀이 저장된 주소를 저장하게 된다. 그후 교환기는, 입력된 셀의 전송 목적지를 판단하며 셀을 목적지로 전송하기 위해 선입선출부에 저장된 주소를 선입선출하고 선입선출한 주소에 저장된 셀을 메모리로부터 읽어와 전송하게 되는 것이다.When a cell to be sent comes in, the memory stores the cell and the first-in, first-out stores the address where the cell is stored. Thereafter, the exchange determines the transmission destination of the input cell and first-in first-outs the address stored in the first-in, first-out part to transfer the cell to the destination, and reads from the memory the cell stored in the first-in first-out address.

그러한 이러한 일반적인 비동기 전송모드 교환기는 셀을 메모리에 저장하거나 읽을 경우에 메모리의 용량에 비례한 크기의 선입선출부에 주소를 저장해야 하므로 저장할 셀의 양이 많을 경우에는 선입선출부에 대용량으로 구현해야 하는 비경제적이고 비효율적인 문제가 있었다.Such a general asynchronous transfer mode exchange needs to store an address in a first-in, first-out, which is proportional to the capacity of the memory when storing or reading a cell. There was an inefficient and inefficient problem.

이에 본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로, 본 발명의 목적은 카운터를 통해 선입선출부에 저장된 주소를 변환시켜 발생함으로써 셀이 저장된 메모리의 크기와 무관한 소용량 선입선출부에 주소를 저장하도록 하는 비동기 전송 모드(ATM) 교환기의 주소 발생 장치를 제공하는 데 있다.Accordingly, the present invention is to solve the above problems, an object of the present invention is generated by converting the address stored in the first-in, first-out through the counter to store the address in a small capacity first-in, first-out regardless of the size of the memory in the cell The present invention provides an address generator of an asynchronous transfer mode (ATM) exchange.

이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은, 메모리의 기본 주소를 저장하는 소용량의 선입선출부와; 로드 신호(LD)에 따라 동작이 제어되며 주소발생 신호(GEN)에 따라 카운팅하여 추가 주소를 발생하는 추가주소 발생부와; 읽기 신호(RD) 및 상기 로드 신호(LD)에 따라 상기 선입선출부에 저장된 기본 주소를 읽어들이며 읽어들인 기본 주소를 상기 추가주소 발생부와 동기를 맞추기 위해 시간지연시켜 출력하는 버퍼부와; 상기 주소발생 신호(GEN)에 따라 상기 버퍼부를 통한 기본 주소와 상기 추가주소 발생부에서 발생된 추가 주소로 메모리의 주소를 발생하는 주소 출력부로 이루어진다.Technical means for achieving the object of the present invention comprises a small first-in first-out unit for storing the base address of the memory; An additional address generator configured to control an operation according to the load signal LD and generate an additional address by counting according to the address generation signal GEN; A buffer unit which reads a base address stored in the first-in first-out part according to a read signal RD and the load signal LD, and outputs a delayed time to synchronize the read-out base address with the additional address generator; According to the address generation signal (GEN) is composed of an address output unit for generating the address of the memory to the base address through the buffer unit and the additional address generated by the additional address generator.

이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings of the present invention.

제1도는 본 발명에 의한 비동기 전송모드 교환기의 주소 발생 장치 구성도.1 is a block diagram of an address generator of an asynchronous transmission mode switch according to the present invention.

제2도는 제1도의 동작 타이밍도.2 is an operation timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 선입선출부 20 : 카운터10: first-in, first-out 20: counter

30 : 버퍼부 40 : 주소 출력부30: buffer part 40: address output part

제1도는 본 발명에 의한 비동기 전송모드 교환기의 주소 발생 장치 구성도이다.1 is a block diagram of an address generator of an asynchronous transmission mode switch according to the present invention.

도시된 바와 같이, 메모리의 기본 주소를 저장하는 소용량의 선입선출부(10)와, 로드 신호(LD)에 따라 동작이 제어되며 주소발생 신호(GEN)에 따라 카운팅하여 추가 주소를 발생하는 추가주소 발생부(20)와, 읽기 신호(RD) 및 로드 신호(LD)에 따라 상기 선입선출부(10)에 저장된 기본 주소를 읽어들이며 상기 추가주소 발생부(20)와 동기를 맞추기 위해 읽어들인 기본 주소를 시간지연시켜 출력하는 버퍼부(30)와, 상기 주소발생 신호(GEN)에 따라 상기 버퍼부(30)를 통한 기본 주소와 상기 추가주소 발생부(20)에서 발생된 추가 주소로 메모리의 주소를 발생하는 주소 출력부(40)로 구성된다.As shown, a small capacity first-in, first-out unit 10 for storing the base address of the memory, the operation is controlled in accordance with the load signal (LD) and the additional address to generate an additional address by counting according to the address generation signal (GEN) A basic address stored in the first-in first-out part 10 according to the generator 20, the read signal RD and the load signal LD, and read in order to synchronize with the additional address generator 20; The buffer unit 30 outputs the address by time delay, and the base address through the buffer unit 30 and the additional address generated by the additional address generator 20 according to the address generation signal GEN. The address output unit 40 generates an address.

상기에서 버퍼부(30)는, 읽기 신호(RD) 및 로드 신호(LD)에 따라 상기 선입선출부(10)에 저장된 기본 주소를 읽어들인 후 재차 버퍼링하여 시간지연시켜서 상기 추가주소 발생부(20)와 동기를 맞추는 제1 및 제2 버퍼(31-32)로 구성된다.The buffer unit 30 reads the base address stored in the first-in first-out unit 10 according to the read signal RD and the load signal LD, and buffers the time again to delay the additional address generator 20. ) And the first and second buffers 31-32 in synchronization with each other.

또한 주소 출력부(40)는, 상기 추가주소 발생부(20)에서 발생된 데이터와 상기 주소발생 신호(GEN)를 각각 논리곱하는 제1 내지 제6 논리곱소자((40-1)-(40-6))와, 상기 버퍼부(30)내 제2 버퍼(32)를 통한 데이터와 상기 주소발생 신호(GEN)를 각각 논리곱하는 제7 내지 제14 논리곱소자((40-7)-(40-14))로 구성된다.In addition, the address output unit 40 is the first to the sixth logical multiplication device (40-1)-(40), which respectively logically multiplies the data generated by the additional address generation unit 20 and the address generation signal GEN. 6) and 7th to 14th logical multiplication elements (40-7)-() which respectively logically multiply the data through the second buffer 32 in the buffer unit 30 and the address generation signal GEN. 40-14)).

이와 같이 구성된 본 발명에 의한 비동기 전송모드(ATM) 교환기의 주소 발생장치의 작용을 설명하면 다음과 같다.Referring to the operation of the address generator of the asynchronous transfer mode (ATM) switch according to the present invention configured as described above are as follows.

먼저, 비동기 전송모드 교환기는 비동기 전송모드(ATM) 셀이 입력되면 메모리에 이 셀을 저장하고 저장된 기본 주소를 소용량의 선입선출부(10)에 저장한다. 여기서 메모리는 많은 양의 비동기 전송모드(ATM) 셀을 저장할 수 있는 대용량 메모리이고 선입선출부(10)는 대용량 메모리의 주소중 기본 주소만을 저장할 수 있는 소용량 메모리이다.First, when an asynchronous transfer mode (ATM) cell is input, the asynchronous transfer mode switch stores the cell in a memory and stores the stored base address in the first-in, first-out unit 10 having a small capacity. Here, the memory is a large capacity memory capable of storing a large amount of asynchronous transfer mode (ATM) cells, and the first-in, first-out part 10 is a small capacity memory capable of storing only a base address among the addresses of the large capacity memory.

그후 첨부된 도면 제2도의 (a)와 같이 읽기 신호(RD)가 로우(LOW)신호에서 하이(HIGH) 신호로 바뀌면(a), 제1 버퍼(31)는 선입선출부(10)에 저장된 기본 주소를 읽는다. 이어 (C)와 같이, 로드 신호(LD)가 하이신호에서 로우신호로 바뀌면 추가 주소 발생부(20)는 동작을 멈추어 카운팅을 중지하게 된다. 다시 로드 신호(LD)에 상승에지가 발생되면(d) 제1 버퍼(31)는 선입선출부(10)에서 읽은 기본 주소를 입력시켜 제2 버퍼(32)로 출력하게 된다. 로드 신호(LD)가 하이신호를 유지하는 동안에(e) 추가주소 발생부(20)는 주소발생 신호(GEN)의 클럭킹에 따라 카운팅을 사게 되고 이에 추가주소를 발생하게 되는 것이다.Thereafter, as shown in FIG. 2A, when the read signal RD is changed from a low signal to a high signal (a), the first buffer 31 is stored in the first-in, first-out part 10. Read the base address. Subsequently, as shown in (C), when the load signal LD changes from a high signal to a low signal, the additional address generator 20 stops the operation by stopping the counting. When the rising edge is generated in the load signal LD (d), the first buffer 31 inputs the base address read by the first-in-first-out unit 10 and outputs it to the second buffer 32. While the load signal LD maintains the high signal (e), the additional address generator 20 buys counting according to the clocking of the address generation signal GEN and generates the additional address.

이와 같이 발생된 6비트의 추가 주소 및 8비트의 기본 주소는 주소 출력부(40)로 전달되어 실제 이용되는 14비트의 메모리 주소를 발생하게 되는 것이다.The additional 6-bit address and the 8-bit base address generated as described above are transferred to the address output unit 40 to generate a 14-bit memory address actually used.

즉, 주소 출력부(40)내 제1 내지 제6 논리곱소자((40-1)-(40-6))는 추가주소 발생부(20)에서 발생된 추가 주소와 주소발생 신호(GEN)를 논리곱하고, 제7 내지 제14 논리곱소자((40-7)-(40-14))는 제2 버퍼(32)에서 출력된 기본주소와 상기 주소발생 신호(GEN)를 논리곱하여 메모리의 주소를 발생하게 되는 것이다.That is, the first to sixth logical product elements 40-1 to 40-6 in the address output unit 40 may generate additional addresses and an address generation signal GEN generated by the additional address generator 20. , And the seventh to fourteenth logical multiplication elements (40-7) to (40-14) multiply the base address output from the second buffer 32 and the address generation signal GEN by Will generate an address.

여기서 읽기 신호(RD)에 새로운 상승에지(b)가 발생되기 전에는 버퍼부(30)는 동일한 기본 주소를 발생하게 되며 추가주소 발생부(20)는 주소발생 신호(GEN)의 클럭킹에 따라 0에서 63(111111)까지 순차적으로 카운트 신호인 추가 주소를 발생하게 되는 것이다.Here, before a new rising edge b is generated in the read signal RD, the buffer unit 30 generates the same basic address, and the additional address generator 20 generates a value at 0 according to the clocking of the address generation signal GEN. Up to 63 (111111) sequentially generates an additional address that is a count signal.

그러다가 제2도의 (a)와 같이, 읽기 신호(RD)에 새로운 상승에지(b)가 발생되면 제1 버퍼(31)는 선입선출부(10)로부터 기본 주소를 읽어 오며, 이어 로드 신호(LD)가 하이신호에서 로우신호로 바뀌면 추가주소 발생부(20)는 동작이 중지되어 카운팅을 멈춘다. 로드 신호(LD)에 상승에지(f)가 발생되면 제1 버퍼(31)는 선입선출부(10)에서 읽어 온 기본 주소를 입력시켜 제2 버퍼(32)로 전달하게 되며 추가주소 발생부(20)는 다시 동작하여 주소발생 신호(GEN)의 클럭킹에 따라 카운팅을 하게 되는 것이다. 주소 출력부(40)는 주소발생 신호(GEN)의 클럭킹에 따라 제2 버퍼(32)에서 출력된 기본 주소와 추가주소 발생부(20)에서 발생된 추가 주소로 메모리 주소를 발생하게 되는 것이다.Then, as shown in (a) of FIG. 2, when a new rising edge b is generated in the read signal RD, the first buffer 31 reads the base address from the first-in, first-out part 10, and then load signal LD. Is changed from the high signal to the low signal, the additional address generator 20 stops counting. When the rising edge f is generated in the load signal LD, the first buffer 31 inputs a base address read from the first-in, first-out unit 10 and transfers it to the second buffer 32. 20) operates again to count according to the clocking of the address generation signal GEN. The address output unit 40 generates a memory address based on the base address output from the second buffer 32 and the additional address generated by the additional address generator 20 according to the clocking of the address generation signal GEN.

이상에서 설명한 바와 같이 본 발명은 카운터를 통해 선입선출부에 저장된 주소를 변환시켜 발생함으로써 셀의 주소를 저장하는 선입선출부를 메모리의 크기와 무관한 수용량 선입선출부로 구현할 수 있어 비용을 감소시키는 효과가 있다.As described above, the present invention can be realized by converting the address stored in the first-in, first-out unit through a counter, so that the first-in, first-out unit storing the address of the cell can be implemented as a capacity first-in-first unit irrespective of the size of the memory, thereby reducing the cost. have.

또한 카운터를 통해 소용량의 선입선출부로 대용량 메모리의 주소를 접근할 수 있으므로 시스템의 성능을 향상시키는 효과가 있다.In addition, since the address of the large memory can be accessed by a small first-in, first-out through the counter, the performance of the system can be improved.

본 발명은 카운터를 통해 선입선출부에 저장된 주소를 변환시켜 발생함으로써 셀이 저장된 메모리의 크기와 무관한 소용량 선입선출부에 주소를 저장하도록 하는 비동기 전송 모드(ATM) 교환기의 주소 발생 장치를 제공하고자 하는 것이다.The present invention aims to provide an address generator of an asynchronous transfer mode (ATM) exchange in which a cell stores an address in a small first-in first-out unit, which is generated by converting an address stored in a first-in first-out unit through a counter. It is.

Claims (3)

비동기 전송모드(ATM) 교환기에 있어서, 메모리의 기본 주소를 저장하는 소용량의 선입선출부(10)와; 로드 신호(LD)에 따라 동작이 제어되며 주소발생 신호(GEN)에 따라 카운팅하여 추가 주소를 발생하는 추가주소 발생부(20)와; 읽기 신호(RD) 및 상기 로드 신호(LD)에 따라 상기 선입선출부(10)에 저장된 기본 주소를 읽어들이며 읽어들인 기본 주소를 상기 추가주소 발생부(20)와 동기를 맞추기 위해 시간지연시켜 출력하는 버퍼부(30)와; 상기 주소발생 신호(GEN)에 따라 상기 버퍼부(30)를 통한 기본 주소와 상기 추가주소 발생부(20)에서 발생된 추가 주소로 메모리의 주소를 발생하는 주소 출력부(40)로 구성된 것을 특징으로 하는 비동기 전송모드(ATM) 교환기의 주소 발생 장치.An asynchronous transfer mode (ATM) exchange, comprising: a small first-in first-out unit (10) for storing a base address of a memory; An operation of controlling the operation according to the load signal LD and generating an additional address by counting according to the address generation signal GEN; According to the read signal RD and the load signal LD, a base address stored in the first-in, first-out unit 10 is read, and the read base address is time-delayed to synchronize with the additional address generator 20. A buffer unit 30 to be formed; According to the address generation signal (GEN) is characterized by consisting of the address output unit 40 for generating the address of the memory to the base address through the buffer unit 30 and the additional address generated by the additional address generator 20 Address generator of an asynchronous transfer mode (ATM) exchange. 청구항 1에 있어서, 상기 버퍼부(30)는, 읽기 신호(RD) 및 로드 신호(LD)에 따라 상기 선입선출부(10)에 저장된 기본 주소를 읽어들인 후 재차 버퍼링하여 시간지연시켜서 상기 추가주소 발생부(20)와 동기를 맞추는 제1 및 제2 버퍼(31-32)로 구성된 것을 특징으로 하는 비동기 전송 모드(ATM) 교환기의 주소 발생 장치.The method of claim 1, wherein the buffer unit 30 reads the base address stored in the first-in first-out unit 10 according to the read signal RD and the load signal LD, and buffers again to delay the additional address. An address generator of an asynchronous transfer mode (ATM) exchange, characterized in that it comprises first and second buffers (31-32) in synchronization with the generator (20). 청구항 1에 있어서, 상기 주소 출력부(40)는, 상기 추가주소 발생부(20)에서 발생된 데이터와 상기 주소발생 신호(GEN)를 각각 논리곱하는 제1 내지 제6 논리곱소자((40-1)-(40-6))와, 상기 버퍼부(30)를 통한 데이터와 상기 주소발생 신호(GEN)를 각각 논리곱하는 제7 내지 제14 논리곱소자((40-7)-(40-14))로 구성된 것을 특징으로 하는 비동기 전송모드(ATM) 교환기의 주소 발생 장치.The first and sixth logical product of claim 1, wherein the address output unit 40 logically multiplies the data generated by the additional address generator 20 and the address generation signal GEN. 1)-(40-6)), and the seventh through fourteenth logical multiplication elements (40-7)-(40-) which logically multiply the data through the buffer unit 30 and the address generation signal GEN, respectively. 14)) address generator of an asynchronous transfer mode (ATM) exchange.
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