KR100240251B1 - Interpolated decimator circuitry and graphic controller to use the same - Google Patents
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Abstract
본 발명은 데시메이션된 데이터에 의해 발생하는 화질의 저하를 보강하기 위한 인터폴레이티드 데시메이터 회로 및 이를 이용한 그래픽 콘트롤러에 관한 것으로서, 외부로부터 보내지는 동영상 또는 비디오 데이터를 입력 받아, 상기 데이터의 화질을 보강하기 위한 인터폴레이트부와, 상기 인터폴레이트부로부터 출력된 데이터를 입력 받아, 상기 데이터를 요구되는 비율로 축소하거나 그대로 출력하는 데시메이터부로 구성되어 있다.The present invention relates to an interpolated decimator circuit for reinforcing the deterioration of image quality caused by decimated data, and a graphic controller using the same. And an interpolator for reinforcing, and a decimator for receiving data output from the interpolate and reducing the data at a required rate or outputting the data as it is.
이러한 구성을 갖는 인터폴레이티드 데시메이터 회로는 엠팩/비디오 디코더로부터 출력된 데이터를 프레임 버퍼 메모리에 저장함에 있어 상기 프레임 버퍼 메모리에 라이트할 데이터의 이전 그리고 이후의 데이터를 참조하여 상기 인터폴레이트부에서 데이터를 보강한다. 이후, 상기 데시메이터부에 의해 요구되는 축소 비율에 따라 데이터를 축소하여 메모리 콘트롤러를 통해 프레임 버퍼 메모리에 저장할 수 있다. 따라서, 인터폴레이트부를 통해 데이터를 보강하므로서 상기 데이터를 축소함에 따라 발생하는 화질의 저하를 방지할 수 있다.The interpolated decimator circuit having such a configuration stores the data output from the MPEG / Video decoder in the frame buffer memory and refers to the data before and after the data to be written to the frame buffer memory. Reinforce it. Thereafter, the data may be reduced according to the reduction ratio required by the decimator unit and stored in the frame buffer memory through the memory controller. Therefore, deterioration of image quality caused by reducing the data by reinforcing the data through the interpolate unit can be prevented.
Description
오늘날 대부분의 퍼스컴에 있어서 단순한 그래픽 기능은 물론 동영상 디스플레이 기능을 거의 필수적으로 지원하고 있다. 그러나, 현재까지는 대부분이 소프트웨어 엠팩(software MPEG)이거나, 오버레이 형태로 동영상을 지원하였다. 소프트웨어 엠팩은 속도가 매우 느리고, 오버레이 보드를 사용하는 경우는 그래픽 카드와 별도로 사용하므로 경제성이 떨어진다. 여기서, 상기 엠팩(MPEG;moving picture experts group, 미디어 통합계 동영상압축의 국제표준)이라는 용어는 음성, 데이터, 영상을 통합적으로 취급하는 멀티미디어 시대를 맞아 멀티미디어의 핵심기술 즉, 정보압축기술을 나타내는 것으로 사용된다. 통상적으로, 동영상은 최소한의 데이터로 최상의 동화상을 디스플레이해야 한다. 그러나, 동영상의 데이터는 매우 크기 때문에 도면에는 도시되어 있지 않았지만 엠팩/비디오 디코더(20)를 통해 디컴프레스(decompress)된 데이터를 실제 이미지보다 작은 데이터로 프레임 버퍼 메모리(frame buffer memory)에 라이트한다. 이후, 그래픽 콘트롤러에서 모니터에 디스플레이하고자 하는 크기로 스케일링(scaling)하고 인터폴레이트(interpolate) 과정을 거쳐서 모니터상에 디스플레이하게 된다.For most personal computers today, it is almost essential to support video display as well as simple graphics. However, until now, most of them were software MPEG or overlay video. Software MPA is very slow, and if you use an overlay board, it is not economical because it is used separately from the graphics card. The term MPEG (MPEG; international standard for integrated video compression) refers to the core technology of multimedia, that is, information compression technology, in the age of multimedia that handles voice, data, and video in an integrated manner. Used. Typically, a moving picture should display the best moving picture with minimal data. However, since the data of the moving picture is very large, the data decompressed through the MPEG / Video decoder 20 is written to the frame buffer memory as data smaller than the actual image although not shown in the drawing. Thereafter, the graphic controller scales to a size desired to be displayed on the monitor and displays it on the monitor through an interpolate process.
상기 오버레이를 통해 동영상을 지원하기 위해 구성된 오버레이 보드와 그래픽 콘트롤러의 접속 구성도가 도 1A 및 도 1B에 도시되어 있다. 도 1을 참조하면, 일반적인 동영상 처리를 위한 퍼스컴은, 동영상을 처리하기 위한 오버레이 보드(10)와 일반적인 VGA 그래픽을 처리하기 위해 그래픽 엑셀레이터 및 램댁(1)을 구비한 그래픽 콘트롤러(100)로 이루어졌다. 상기 오버레이 보드(10)와 상기 그래픽 콘트롤러(100)의 피처 커넥터(4)에 플랫 케이블을 연결하여 사용한다. 상기 피처 커넥터(4)는 8비트 디지털 비디오 신호를 취급하는 쌍방향의 버스로 규격화되어 있다. 상기 피처 커넥터(4)는 VGA의 화면에 다른 화면을 오버레이하는 경우에 많이 사용된다. 그리고, 피처 커넥터는 도 1A와 같이 오버레이 보드측의 램댁을 사용하는 방법과, 도 1B에 도시된 바와 같이 VGA측의 램댁을 사용하는 방법의 두가지가 있다. 상기의 방법들은 VGA 모드로 설정된 램댁에서는 표시할 수 없는 다계조의 자연 화상을 오버레이할 경우가 많기 때문이다.1A and 1B illustrate connection diagrams of an overlay board and a graphic controller configured to support a video through the overlay. Referring to FIG. 1, a personal computer for general video processing includes an overlay board 10 for processing a video and a graphic controller 100 having a graphic accelerator and a RAMDAC 1 for processing general VGA graphics. . A flat cable is connected to the overlay board 10 and the feature connector 4 of the graphic controller 100. The feature connector 4 is standardized as a bidirectional bus that handles 8-bit digital video signals. The feature connector 4 is often used to overlay another screen on the screen of the VGA. There are two types of feature connectors, a ramtag on the overlay board side as shown in FIG. 1A, and a ramtag on the VGA side as shown in FIG. 1B. This is because the above methods often overlay a multi-gradation natural image that cannot be displayed in a RAMDAC set to VGA mode.
오버레이 보드(10)를 사용하는 경우는 VGA 보드의 비디오 출력을 사용하지 않고 오버레이 보드(10)측의 비디오 출력에 모니터(6)를 접속한다. 이때, VGA의 출력에는 터미네이터(5)를 모니터(6) 대신에 접속하며, 이것은 VGA 상승시 모니터의 접속을 체크했을때 컬러 모니터가 접속되어 있지 않다고 판단하고 흑백 모드로 상승하는 것을 방지하기 위한 것이다.When using the overlay board 10, the monitor 6 is connected to the video output on the side of the overlay board 10 without using the video output of the VGA board. At this time, the terminator 5 is connected to the output of the VGA instead of the monitor 6. This is to prevent the color monitor from being connected when checking the connection of the monitor when the VGA rises, and to prevent rising to the monochrome mode. .
상술한 바와 같은 종래의 동화상 처리 방법에 의하면, 엠팩/비디오 디코더로부터 출력된 이미지 데이터를 축소시켜 프레임 버퍼 메모리에 저장한 후 모니터 화면에 디스플레이하게 되면, 본래의 이미지 데이터의 화질에 비해 모니터상에 디스플레이된 이미지의 화질이 저하되는 문제점이 생긴다.According to the conventional moving picture processing method as described above, when the image data output from the MPEG / Video decoder is reduced and stored in the frame buffer memory and displayed on the monitor screen, the image data displayed on the monitor is displayed compared to the image quality of the original image data. There is a problem that the image quality of the image is degraded.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해, 데시메이션된 데이터에 의해 발생하는 화질의 저하를 보상하기 위한 인터폴레이티드 데시메이터 회로와 이를 이용한 그래픽 콘트롤러를 제공하는데 있다.Accordingly, an object of the present invention is to provide an interpolated decimator circuit for compensating for the degradation of image quality caused by decimated data and a graphic controller using the same to solve the above-mentioned problems.
도 1은 오버레이 보드와 그래픽 콘트롤러의 접속 구성을 보여주는 블럭도;1 is a block diagram showing a connection configuration of an overlay board and a graphic controller;
도 2는 본 발명의 바람직한 실시예에 따른 인터폴레이티드 데시메이터 회로의 구성 회로를 보여주는 회로도;2 is a circuit diagram showing a configuration circuit of an interpolated decimator circuit according to a preferred embodiment of the present invention;
도 3은 본 발명의 바람직한 실시예에 따른 인터폴레이티드 데시메이터 회로를 구비한 그래픽 콘트롤러의 구성을 보여주는 블럭도,3 is a block diagram showing the configuration of a graphic controller with an interpolated decimator circuit in accordance with a preferred embodiment of the present invention;
도 4는 본 발명의 실시예에따른 타이밍도,4 is a timing diagram according to an embodiment of the present invention;
* 도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
40 : 인터폴레이티드 데시메이터 회로 42 : 플립 플롭40: interpolated decimator circuit 42: flip flop
44 : 가산기 48 : 멀티플렉서44: adder 48: multiplexer
본 발명의 일특징에 의하면, 동영상 이미지의 화질이 저하되는 것을 보강하기 위한 인터폴레이티드 데시메이터 회로에 있어서, 외부로부터 보내지는 동영상 또는 비디오 데이터를 입력 받아, 상기 데이터의 화질을 보강하기 위한 인터폴레이트부와; 상기 인터폴레이트부로부터 출력된 데이터를 입력 받아, 상기 데이터를 요구되는 비율로 축소하거나 그대로 출력하는 데시메이터부를 포함하고,According to one aspect of the present invention, in an interpolated decimator circuit for reinforcing the deterioration of the image quality of a moving image, interpolating for receiving the moving image or video data sent from the outside and reinforcing the image quality of the data Wealth; Receiving the output data from the interpolating unit, including a decimator unit for reducing or outputting the data as required ratio,
상기 인터폴레이트부는 외부로부터 보내지는 데이터를 입력 받아, 제1클럭 신호에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제1플립 플롭과, 상기 제1플립 플롭으로부터 출력된 데이터를 입력받아, 상기 제1클럭 신호에 응답하여 상기 데이터를 1비트 라이트 쉬프트시키는 제2플립 플롭과, 상기 제2플립 플롭으로부터 출력된 데이터를 입력 받아, 상기 제1클럭 신호에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제3플립 플롭과, 상기 제1, 제2 그리고 제3플립 플롭으로부터 출력된 각 데이터를 입력 받아, 상기 각 데이터를 합산하여 보강된 데이터를 출력하는 가산시를 포함한다.The interpolating unit receives data sent from the outside, receives a first flip flop for 2-bit light shifting of the data in response to a first clock signal, and receives data output from the first flip flop. A second flip flop for shifting the data by 1 bit in response to a clock signal, and a third bit shift shift for receiving the data output from the second flip flop and 2-bit write shift in response to the first clock signal. A flip flop and an addition time for receiving respective data output from the first, second and third flip flops, summing the respective data and outputting the reinforced data.
이 회로의 바람직한 실시예에 있어서, 상기 데시메이터부는; 상기 인터폴레이트부로부터 출력된 보강된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호에 동기되어 출력하는 제4플립 플롭과; 상기 제4플립 플롭으로부터 출력된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호에 동기되어 출력하는 제5플립 플롭과; 상기 제1클럭 신호를 입력 받아, 2분주된 제2클럭 신호를 출력하는 제6플립 플롭과; 상기 제4 및 제5플립 플롭으로부터 출력된 각 데이터를 입력 받아, 외부로부터 인가되는 제어 신호에 응답하여 어느 하나의 데이터를 출력하는 제1멀티플렉서와; 상기 제1, 제2클럭 신호를 입력 받아, 상기 제어 신호에 응답하여 어느 하나의 소정 클럭 신호를 출력하는 제2멀티플렉서와; 상기 제1멀티플렉서로부터 출력된 데이터를 입력 받아, 상기 제2멀티플렉서로부터 출력된 상기 소정 클럭 신호에 응답하여 출력하는 제7플립 플롭으로 구비되는 것을 특징으로 한다.In a preferred embodiment of this circuit, the decimator unit; A fourth flip flop that receives the reinforced data output from the interpolating unit and temporarily latches the reinforced data, and outputs the same in synchronization with the first clock signal; A fifth flip flop that receives the data output from the fourth flip flop, temporarily latches the data, and outputs in synchronization with the first clock signal; A sixth flip flop that receives the first clock signal and outputs a second divided clock signal; A first multiplexer which receives each data output from the fourth and fifth flip flops and outputs any one data in response to a control signal applied from the outside; A second multiplexer which receives the first and second clock signals and outputs a predetermined clock signal in response to the control signal; And a seventh flip flop that receives data output from the first multiplexer and outputs the data in response to the predetermined clock signal output from the second multiplexer.
본 발명의 다른 특징에 의하면, 클럭 신호를 발생하는 클럭 발생부와; 디컴프레스된 데이터를 출력하는 엠팩/비디오 디코더와; 모니터에 디스플레이될 데이터를 저장하는 프레임 버퍼 메모리와; 상기 엠팩/비디오 디코더로부터 출력된 데이터와 상기 클럭 발생부로부터 출력된 클럭 신호를 입력 받아, 상기 데이터의 화질을 보강한 후 상기 데이터를 요구되는 비율로 축소하거나 그대로 출력하는 인터폴레이티드 데시메이터 회로와; 상기 인터폴레이티드 데시메이터 회로로부터 출력된 데이터를 입력 받아, 상기 프레임 버퍼 메모리에 저장하는 메모리 콘트롤러와; 상기 클럭 신호와 시스템 버스로부터 보내지는 신호를 입력 받아, 상기 프레임 버퍼 메모리에 데이터를 쓰고 이 데이터를 읽어 출력하는 그래픽 가속기와; 상기 그래픽 가속기로부터 출력된 수치로 전달된 색상 정보의 디지탈 신호를 아날로그 신호로 변환하는 램댁과; 상기 시스템 버스로부터 신호를 입력 받아, 상기 그래픽 가속기를 제어하기 위한 프로그램이 저장되어 있는 바이오스 롬을 포함하고, 상기 인터폴레이티드 데시메이터 회로(40)는, 외부로부터 보내지는 동영상 또는 비디오 데이터를 입력 받아, 상기 데이터의 화질을 보강하기 위한 인터폴레이트부와; 상기 인터폴레이트부(40a)로부터 출력된 데이터를 입력 받아, 상기 데이터를 요구되는 비율로 축소하거나 그대로 출력하는 데시메이터부(40b)를 포함하는 그래픽 콘트롤러.According to another aspect of the invention, the clock generator for generating a clock signal; An MPEG / Video decoder for outputting decompressed data; A frame buffer memory for storing data to be displayed on the monitor; An interpolated decimator circuit for receiving the data output from the MPEG / Video decoder and the clock signal output from the clock generator, reinforcing the image quality of the data, and then reducing or outputting the data as required; ; A memory controller which receives data output from the interpolated decimator circuit and stores the data in the frame buffer memory; A graphic accelerator which receives the clock signal and a signal sent from a system bus, writes data to the frame buffer memory, and reads out the data; A RAMDAC that converts a digital signal of color information transmitted as a numerical value output from the graphic accelerator into an analog signal; It receives a signal from the system bus, and includes a BIOS that stores a program for controlling the graphics accelerator, the interpolated decimator circuit 40 receives a video or video data sent from the outside An interpolating unit for reinforcing image quality of the data; And a decimator unit (40b) which receives the data output from the interpolate unit (40a) and reduces or outputs the data at a required rate.
이 바람직한 실시예에 있어서, 상기 인터폴레이티부는 외부로부터 보내지는 데이터를 입력 받아, 제1클럭 신호에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제1플립 플롭과, 상기 제1플립 플롭으로부터 출력된 데이터를 입력 받아, 상기 제1클럭 신호에 응답하여 상기 데이터를 1비트 라이트 쉬프트시키는 제2플립 플롭과; 상기 제2플립 플롭으로부터 출력된 데이터를 입력 받아, 상기 제1클럭 신호에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제3플립 플롭과; 상기 제1, 제2 그리고 제3플립 플롭으로부터 출력된 각 데이터를 입력 받아, 상기 각 데이터를 합산하여 보강된 데이터를 출력하는 가산기를 포함하고, 상기 데시메이터부는 상기 인터폴레이트부로부터 출력된 보강된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호에 동기되어 출력하는 제4플립 플롭과; 상기 제4플립 플롭으로부터 출력된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호에 동기되어 출력하는 제5플립 플롭과; 상기 제1클럭 신호를 입력 받아, 2분주된 제2클럭 신호를 출력하는 제6플립 플롭과; 상기 제4 및 제5플립 플롭으로부터 출력된 각 데이터를 입력 받아, 외부로부터 인가되는 제어 신호에 응답하여 어느 하나의 데이터를 출력하는 제1멀티플렉서와; 상기 제1, 제2클럭 신호를 입력 받아, 상기 제어 신호에 응답하여 어느 하나의 소정 클럭 신호를 출력하는 제2멀티플렉서와; 상기 제1멀티플렉서로부터 출력된 데이터를 입력 받아, 상기 제2멀티플렉서로부터 출력된 상기 소정 클럭 신호에 응답하여 출력하는 제7플립 플롭을 포함한다.In this preferred embodiment, the interpolation unit receives data sent from the outside, a first flip flop for 2-bit light shifting of the data in response to a first clock signal, and an output from the first flip flop. A second flip flop that receives data and performs a 1-bit write shift on the data in response to the first clock signal; A third flip flop that receives data output from the second flip flop and 2-bit write-shifts the data in response to the first clock signal; An adder which receives respective data output from the first, second, and third flip flops, adds the respective data, and outputs the reinforced data; and the decimator part is output from the interpolated part. A fourth flip flop that receives data and temporarily latches the data and then outputs the data in synchronization with the first clock signal; A fifth flip flop that receives the data output from the fourth flip flop, temporarily latches the data, and outputs in synchronization with the first clock signal; A sixth flip flop that receives the first clock signal and outputs a second divided clock signal; A first multiplexer which receives each data output from the fourth and fifth flip flops and outputs any one data in response to a control signal applied from the outside; A second multiplexer which receives the first and second clock signals and outputs a predetermined clock signal in response to the control signal; And a seventh flip flop that receives data output from the first multiplexer and outputs the data in response to the predetermined clock signal output from the second multiplexer.
이와 같은 인터폴레이티드 데시메이터 회로 및 이를 이용한 그래픽 콘트롤러에 의해서, 축소하고자 하는 데이터의 이전 및 이후 데이터를 참조하여 화질이 보강된 데이터를 프레임 버퍼 메모리에 저장할 수 있다.By using such an interpolated decimator circuit and a graphic controller using the same, data whose image quality is enhanced by referring to data before and after data to be reduced can be stored in the frame buffer memory.
이하 본 발명의 실시예에 따른 참조도면 도 2 및 도 4에 의거하여 상세히 설명한다. 본 발명의 신규한 인터폴레이티드 데시메이터 회로는, 도 2 참조하면, 외부로부터 보내지는 동영상 또는 비디오 데이터(DATA)를 입력 받아, 상기 데이터의 화질을 보강하기 위한 인터폴레이트부(40a)와, 상기 인터폴레이트부(40a)로부터 출력된 보강된 데이터를 입력 받아, 상기 데이터를 요구되는 비율로 데시메이션하거나 그대로 출력하는 데시메이터부(40b)로 구성되어 있다. 이러한 회로에 있어서, 도 3에 도시된 엠팩/비디오 디코더(20)로부터 출력된 데이터를 프레임 버퍼 메모리(80)에 저장함에 있어 상기 프레임 버퍼 메모리(80)에 라이트할 데이터의 이전 그리고 이후의 데이터를 참조하여 상기 인터폴레이트부(40a)를 통해 상기 데이터를 보강한다. 이후, 상기 데시메이터부(40b)에 의해 요구되는 축소 비율에 따라 데이터를 축소하여 메모리 콘트롤러(60)를 통해 프레임 버퍼 메모리(80)에 저장할 수 있다. 따라서, 인터폴레이트부(40a)를 통해 데이터를 보강하므로서 상기 데이터를 축소함에 따라 발생하는 화질의 저하를 방지할 수 있다.Hereinafter, reference will be made in detail with reference to FIGS. 2 and 4 according to an embodiment of the present invention. Referring to FIG. 2, the novel interpolated decimator circuit of the present invention receives an image or video data DATA sent from the outside, and interpolates 40a for reinforcing the image quality of the data. It consists of a decimator section 40b which receives the reinforced data output from the interpolate section 40a and decimates the data at the required rate or outputs it as it is. In this circuit, in storing the data output from the MPEG / Video decoder 20 shown in FIG. 3 in the frame buffer memory 80, the data before and after the data to be written to the frame buffer memory 80 is stored. Reference is made to reinforce the data through the interpolate unit 40a. Thereafter, data may be reduced according to the reduction ratio required by the decimator unit 40b and stored in the frame buffer memory 80 through the memory controller 60. Therefore, deterioration of the image quality caused by reducing the data by reinforcing the data through the interpolate unit 40a can be prevented.
도 2 및 도 4에 있어서, 도 1A 및 도 1B에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.In Figs. 2 and 4, the same reference numerals are denoted together for the components having the same functions as the components shown in Figs. 1A and 1B.
도 2에는 본 발명의 바람직한 실시예에 따른 인터폴레이티드 데시메이터 회로의 구성을 보여주는 블럭도가 도시되어 있다. 도 2를 참조하면, 동영상 이미지의 화질이 저하되는 것을 보강하기 위한 인터폴레이티드 데시메이터 회로에 있어서, 인터폴레이트부(40a)는 외부로부터 보내지는 동영상 또는 비디오 데이터를 입력 받아, 상기 데이터의 화질을 보강한다. 데시메이터부(40b)는 상기 인터폴레이트부(40a)로부터 출력된 보강된 데이터를 입력 받아, 상기 데이터를 요구되는 비율로 데시메이션하거나 그대로 출력한다. 여기서, 상기 인터폴레이트부(40a)는 외부로부터 보내지는 데이터를 입력 받아, 제1클럭 신호(CLK1)에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제1플립 플롭(41)과, 상기 제1플립 플롭(41)으로부터 출력된 데이터를 입력 받아, 상기 제1클럭 신호(CLK1)에 응답하여 상기 데이터를 1비트 라이트 쉬프트시키는 제2플립 플롭(42)과, 상기 제2플립 플롭(42)으로부터 출력된 데이터를 입력 받아, 상기 제1클럭 신호(CLK1)에 응답하여 상기 데이터를 2비트 라이트 쉬프트시키는 제3플립 플롭(43))과, 상기 제1, 제2 그리고 제3플립 플롭(41, 42, 43)으로부터 출력된 각 데이터를 입력 받아, 상기 각 데이터를 합산하여 보강된 데이터를 출력하는 가산기(44)로 구비되어 있다.2 is a block diagram showing the configuration of an interpolated decimator circuit according to a preferred embodiment of the present invention. Referring to FIG. 2, in an interpolated decimator circuit for reinforcing the deterioration of the image quality of a moving image, the interpolating unit 40a receives the moving image or video data sent from the outside and receives the image quality of the data. Reinforce. The decimator unit 40b receives the reinforced data output from the interpolate unit 40a and decimates the data at a required rate or outputs the data as it is. In this case, the interpolate unit 40a receives data sent from the outside, and includes a first flip flop 41 for shifting the data by two bits in response to the first clock signal CLK1, and the first flip. A second flip flop 42 which receives the data output from the flop 41 and write-shifts the data by one bit in response to the first clock signal CLK1 and outputs from the second flip flop 42. The third data flip-flop 43 for 2-bit light-shifting the data in response to the first clock signal CLK1 and the first, second and third flip flops 41 and 42. And an adder 44 for receiving the respective data output from 43 and summing the respective data and outputting the reinforced data.
그리고, 상기 데시메이터부(40b)는, 상기 인터폴레이트부(40a)로부터 출력된 보강된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호(CLK1)에 동기되어 출력하는 제4플립 플롭(45)과, 상기 제4플립 플롭(45)으로부터 출력된 데이터를 입력 받아 일시적으로 래치한 후, 상기 제1클럭 신호(CLK1)에 동기되어 출력하는 제5플립 플롭(46)과, 상기 제1클럭 신호(CLK1)를 입력 받아, 2분주된 제2클럭 신호(CLK2)를 출력하는 제6플립 플롭(47)과, 상기 제4 및 제5플립 플롭(45, 46)으로부터 출력된 각 데이터를 입력 받아, 외부로부터 인가되는 제어 신호(DF)에 응답하여 어느 하나의 데이터를 출력하는 제1멀티플렉서(48)와, 상기 제1, 제2클럭 신호(CLK1, CLK2)를 입력 받아, 상기 제어 신호(DF)에 응답하여 어느 하나의 소정 클럭 신호를 출력하는 제2멀티플렉서(49)와, 상기 제1멀티플렉서(48)로부터 출력된 데이터를 입력 받아, 상기 제2멀티플렉서(49)로부터 출력된 상기 소정 클럭 신호에 응답하여 출력하는 제7플립 플롭(50)으로 구비되어 있다.The decimator 40b temporarily receives the reinforced data output from the interpolate 40a and temporarily latches the fourth flip-flop that is output in synchronization with the first clock signal CLK1. A fifth flip flop 46 for receiving data output from the fourth flip flop 45 and temporarily latching the data, and then outputting the data in synchronization with the first clock signal CLK1; A sixth flip flop 47 that receives the first clock signal CLK1 and outputs a second divided clock signal CLK2 divided by two; and each data output from the fourth and fifth flip flops 45 and 46; Receives the first multiplexer 48 for outputting any one data in response to the control signal DF applied from the outside, and the first and second clock signals CLK1 and CLK2. A second multiplexer 49 for outputting any one predetermined clock signal in response to the signal DF, and the first multiplexer 49 Receiving the data output from the tipeul Lexus 48, it is provided to the seventh flip-flop 50 for output in response to the specific clock signal output from the second multiplexer (49).
도 3에는 본 발명의 바람직한 실시예에 따른 인터폴레이티드 데시메이터 회로를 이용한 그래픽 콘트롤러의 블럭도가 도시되어 있다. 도 3을 참조하면, 클럭 발생부(100)는 클럭 신호를 발생하고, 엠팩/비디오 디코더(20)는 디컴프레스된 데이터를 출력한다. 그리고, 프레임 버퍼 메모리(80)는 모니터(6)에 디스플레이될 데이터를 저장하며, 인터폴레이티드 데시메이터 회로(40)는 상기 엠팩/비디오 디코더(20)로부터 출력된 데이터와 클럭 발생부(100)로부터 출력된 클럭 신호를 입력 받아, 상기 데이터의 화질을 보강한 후 상기 데이터를 요구되는 비율로 축소하거나 그대로 출력한다. 메모리 콘트롤러(60)는 상기 인터폴레이티드 데시메이터 회로(40)로부터 출력된 데이터를 입력 받아 상기 프레임 버퍼 메모리(80)에 저장한다. 그리고, 그래픽 가속기(110)는 시스템 버스로부터 보내지는 신호와 상기 클럭 발생부(100)로부터 출력된 클럭 신호를 입력 받아, 프레임 버퍼 메모리(80)에 데이터를 쓰고 이 데이터를 읽어 출력한다. 그리고, 램댁(130)은 수치로 전달된 색상 정보의 디지탈 신호를 아날로그 신호로 변환하며, 바이오스 롬(120)은 상기 시스템 버스로부터 신호를 입력 받아, 그래픽 가속기(110)를 제어하기 위한 프로그램이 저장되어 있다.3 is a block diagram of a graphics controller using an interpolated decimator circuit in accordance with a preferred embodiment of the present invention. Referring to FIG. 3, the clock generator 100 generates a clock signal, and the MPEG / Video decoder 20 outputs decompressed data. The frame buffer memory 80 stores data to be displayed on the monitor 6, and the interpolated decimator circuit 40 outputs the data and the clock generator 100 output from the MPEG / Video decoder 20. The clock signal outputted from the input signal is received, the image quality of the data is enhanced, and then the data is reduced or output as required. The memory controller 60 receives the data output from the interpolated decimator circuit 40 and stores the data in the frame buffer memory 80. The graphic accelerator 110 receives a signal sent from a system bus and a clock signal output from the clock generator 100, writes data to the frame buffer memory 80, and reads out the data. The RAMDAC 130 converts the digital signal of the color information transmitted as a numerical value into an analog signal, and the BIOS ROM 120 receives a signal from the system bus and stores a program for controlling the graphic accelerator 110. It is.
데시메이션하여 프레임 버퍼 메모리(80)에 저장할 데이터를 기준으로 데시메이션 비율이 2분주일 경우 상기 저장할 데이터의 전후 데이터는 버리게 된다. 그러나, 도 3에 도시된 바와 같은 인터폴레이티드 데시메이터 회로는, 상기 저장할 데이터의 전후 데이터를 버리지 않고 저장할 데이터와 합하여 화질을 보강하는 인터폴레이트부(40a)와, 상기 보강된 데이터를 외부로부터 인가되는 제어 신호(DF)에 따라 상기 인터폴레이트부(40a)로부터 출력된 데이터를 축소하는 데시메이터부(40b)로 구성되어 있다. 상기 인터폴레이트부(40a)는 제1, 제2 그리고 제3플립 플롭(41, 42, 43)과, 가산기(44)로 구비되어 다음과 같은 [수학식 1]에 따라 데이터의 화질을 보강하게 된다.If the decimation ratio is divided by two based on the data to be decimated and stored in the frame buffer memory 80, the data before and after the data to be stored are discarded. However, the interpolated decimator circuit as shown in FIG. 3 includes an interpolating unit 40a for reinforcing image quality in combination with data to be stored without discarding before and after data of the data to be stored, and applying the reinforced data from the outside. And a decimator section 40b for reducing the data output from the interpolate section 40a according to the control signal DF. The interpolate portion 40a includes first, second, and third flip flops 41, 42, and 43 and an adder 44 to reinforce image quality of data according to Equation 1 below. do.
여기서, A- : 현재 저장할 데이터의 이전 데이터, A : 현재 저장할 데이터, A+ : 현재 저장할 데이터의 다음 데이터Where A-: previous data of current data, A: current data, A +: next data of current data
[수학식 1]에서 A-/4는 상기 인터폴레이트부(40a)의 제1플립 플롭(41)의 출력으로 4분주된 데이터이고, A/2는 제2플립 플롭(42)의 출력으로 2분주된 데이터이며, A+/4는 상기 인터폴레이트부(40a)의 제3플립 플롭(43)의 출력으로 4분주된 데이터를 의미한다. 즉, 상기 [수학식 1]의 결과를 출력하는 가산기(44)에 버려지는 데이터를 이용하여 현재 저장할 데이터의 화질을 보강할 수 있다. 통상적으로, 동영상은 최소한의 데이터로 최상의 동화상을 디스플레이해야 하지만, 동영상은 데이터가 매우 크기 때문에 엠팩/비디오 디코더(20)에서 디컴프레스된 데이터를 실제 데이터에 비해 상대적으로 적게 하여 프레임 버퍼 메모리(80)에 저장하게 된다. 상기한 바와 같이 데이터의 크기를 줄이기 위해 종래에는 드롭(drop) 방식 즉, 복수개의 픽셀 데이터(pixel data) 중 2분주하여 저장하는 방법으로, 하나 건너 하나씩 2분주된 데이터를 저장하는 것이다. 이러한 방법으로 인해 저장된 데이터의 화질은 본래 데이터의 화질에 비해 저하되는 현상이 발생하게 된다. 이를 해결하기 위해 도 2에 도시된 바와 같이 인터폴레이트부(40a)를 걸쳐 데시메이션하는 방식을 도입하게 되었다.In Equation 1, A / 4 is data divided into four by the output of the first flip flop 41 of the interpolate portion 40a, and A / 2 by 2 is the output of the second flip flop 42. The divided data is A + / 4, and the divided data is divided into four at the output of the third flip flop 43 of the interpolate unit 40a. That is, by using the data discarded in the adder 44 outputting the result of Equation 1, the image quality of the data to be stored can be enhanced. In general, a video should display the best moving picture with the minimum data, but since the video is very large, the decompressed data in the MPEG / Video decoder 20 is relatively smaller than the actual data so that the frame buffer memory 80 Will be stored in. As described above, in order to reduce the size of data, a conventional method is a drop method, that is, a method of dividing two of a plurality of pixel data and storing the divided data. In this way, the quality of the stored data is degraded compared to the quality of the original data. In order to solve this problem, a method of decimating over the interpolate unit 40a has been introduced.
도 3에 도시된 엠팩/비디오 디코더(20)로부터 8비트로 이루어진 복수개의 데이터가 출력된다고 가정하면, 도 2에 도시된 인터폴레이트부(40a)의 각 플립 플롭으로 제1클럭 신호(CLK1)에 동기되어 순차적으로 래치될 것이다. 이때, 프레임 버퍼 메모리(80)에 저장될 데이터는 2분주되어 저장되는 것으로 가정하면, 출력되는 제1데이터부터 제n데이터중 홀수번째 데이터는 버리고 짝수번째 데이터를 저장하는 방식으로 저장될 것이다.Assuming that a plurality of 8-bit data is output from the MPEG / Video decoder 20 shown in FIG. 3, each flip-flop of the interpolate unit 40a shown in FIG. 2 is synchronized to the first clock signal CLK1. And latched sequentially. At this time, assuming that data to be stored in the frame buffer memory 80 is divided into two, the odd-numbered data of the n-th data to be output are discarded and the even-numbered data is stored.
도 2 및 도 4를 참조하면, 도 2에 도시된 인터폴레이트부(40a)의 제1플립 플롭(41)은 도 3에 도시된 엠팩/비디오 디코더(20)로부터 출력된 데이터(Data)를 입력 받아 제1데이터(Data1)를 래치한다. 그리고, 제1클럭 신호(CLK1)에 동기되어 제1플립 플롭(41)에 래치된 제1데이터(Data1)는 제2플립 플롭(42)으로 전달되고 제2데이터(Data2)가 상기 제1플립 플롭(41)에 래치된다. 이러한 방법으로 제1, 제2, 그리고 제3플립 플롭(41, 42, 43)에 각각 제3, 제2, 그리고 제1데이터(Data3, Data2, Data1)가 래치된 후, 상기 제2플립 플롭(42)에 래치된 데이터(Data2)가 라이트하고자 하는 데이터(Data2)라고 하자. 상기 제1플립 플롭(41)을 통해 1비트 라이트 쉬프트되어 2분주된 데이터(Data1)가 출력되고, 상기 제2플립 플롭(42)을 통해 2비트 라이트 쉬프트되어 2분주된 데이터(Data2)가 출력되며 제3플립 플롭(43)을 통해 2비트 라이트 쉬프트되어 4분주된 데이터(Data3)가 각각 출력되도록 설계되어 있다. 그리고, 가산기(44)는 상기 제1, 제2, 그리고 제3플립 플롭(41, 42, 43)으로부터 출력된 각 제3, 제2, 그리고 제1데이터(Data3, Data2, Data1)를 입력 받아 상기 각 데이터(Data3, Data2, Data1)를 합함으로서 프레임 버퍼 메모리(80)에 저장될 데이터(Data2)의 화질을 보강하게 된다.Referring to FIGS. 2 and 4, the first flip flop 41 of the interpolate unit 40a illustrated in FIG. 2 inputs data output from the MPEG / Video decoder 20 illustrated in FIG. 3. The first data Data1 is latched. In addition, the first data Data1 latched on the first flip flop 41 in synchronization with the first clock signal CLK1 is transferred to the second flip flop 42, and the second data Data2 is transferred to the first flip. Latched to flop 41. In this manner, after the third, second, and first data Data3, Data2, and Data1 are latched to the first, second, and third flip flops 41, 42, and 43, respectively, the second flip flop Assume that data Data2 latched in 42 is data Data2 to be written. Two-bit light shifted data 1 is outputted through the first flip flop 41, and two-bit light shifted data 2 is outputted through the second flip flop 42. In addition, the data is divided into four bits through the third flip flop 43 and is divided into four data. The adder 44 receives the third, second, and first data (Data3, Data2, Data1) output from the first, second, and third flip flops (41, 42, 43). The sum of the data Data3, Data2, and Data1 enhances the image quality of the data Data2 to be stored in the frame buffer memory 80.
그리고, 데시메이터부(40b)는 상기 인터폴레이트부(40a)로부터 출력된 데이터(Int_Data1)를 입력 받아 요구되는 비율로 데이터를 축소하여 메모리 콘트롤러(60)를 통해 프레임 버퍼 메모리(80)에 저장하게 된다. 상기 데시메이터부(40b)의 제4플립 플롭(45)은 상기 인터폴레이트부(40a)로부터 출력된 데이터(Int_Data1)를 입력 받아 일시적으로 래치한 후 상기 제1클럭 신호(CLK1)에 동기되어 출력한다. 그리고, 제5플립 플롭(46)은 상기 제4플립 플롭(45)으로부터 출력된 데이터(Int_Data2)를 입력 받아 일시적으로 래치한 후 상기 제1클럭 신호(CLK1)에 동기되어 출력한다. 다음, 제6플립 플롭(47)은 상기 제1클럭 신호(CLK1)를 2분주한 제2클럭 신호(CLK2)를 출력하게 된다. 이때, 제1멀티플렉서(48)는 상기 제4 및 제5플립 플롭(45, 46)으로부터 출력된 각 데이터(Int_Data2, Int_Data3)를 입력 받아, 외부로부터 인가되는 제어 신호(DF)에 대응되는 즉, 상기 제4 및 제5플립 플롭(45, 46)으로 출력된 각 데이터(Int_Data2, Int_Data3) 중 어느 하나를 출력한다. 그리고, 제2클럭 신호(CLK1, CLK2)를 입력받은 제2멀티플렉서(49)는 상기 제어 신호(DF)에 대응되는 어느 하나의 소정 클럭 신호를 출력한다. 상기 제1 및 제2멀티플렉서(48, 49)로부터 출력된 신호를 입력받은 제7플립 플롭(50)은, 상기 제2멀티플렉서(49)로부터 출력되는 소정 클럭 신호에 대응되는 데이터(PD)를 출력한다.The decimator 40b receives the data Int_Data1 output from the interpolate 40a and reduces the data at a required rate and stores the data in the frame buffer memory 80 through the memory controller 60. do. The fourth flip flop 45 of the decimator portion 40b receives the data Int_Data1 output from the interpolate portion 40a and temporarily latches it, and then outputs it in synchronization with the first clock signal CLK1. do. The fifth flip flop 46 receives the data Int_Data2 output from the fourth flip flop 45, temporarily latches the data, and outputs the same in synchronization with the first clock signal CLK1. Next, the sixth flip flop 47 outputs the second clock signal CLK2 obtained by dividing the first clock signal CLK1 by two. In this case, the first multiplexer 48 receives the data Int_Data2 and Int_Data3 output from the fourth and fifth flip flops 45 and 46 and corresponds to the control signal DF applied from the outside. One of each of the data Int_Data2 and Int_Data3 output to the fourth and fifth flip flops 45 and 46 is output. The second multiplexer 49, which has received the second clock signals CLK1 and CLK2, outputs any one predetermined clock signal corresponding to the control signal DF. The seventh flip flop 50 that receives the signals output from the first and second multiplexers 48 and 49 outputs data PD corresponding to a predetermined clock signal output from the second multiplexer 49. do.
즉, 상기 제7플립 플롭(50)은, 2분주된 제2클럭 신호(CLK2)와 분주되지 않은 제1클럭 신호(CLK1)에 따라 축소된 데이터 또는 본래 입력된 데이터를 메모리 콘트롤러(60)를 통해 그대로 프레임 버퍼 메모리(80)에 저장한다. 여기서, 상기 제어 신호(DF)에 따라 2분주된 제2클럭 신호(CLK2)는 4분주, 8분주 등으로 구성되어 상기 제7플립 플롭(50)으로부터 출력되는 데이터를 축소시킬 수 있다. 그리고, 상기 제어 신호(DF)가 디세이블 상태(0)일 때는, 상기 제1멀티플렉서(48)는 제4플립 플롭(45)으로부터 입력한 데이터를 출력하며, 제2멀티플렉서(49)로부터는 제1클럭 신호(CLK1)가 출력된다. 따라서, 상기 제7플립 플롭(50)은 입력된 데이터를 그대로 출력한다. 반면, 상기 제어 신호(DF)가 인에이블(1)일 때는, 제1멀티플렉서(48)는 제5플립 플롭(46)으로부터 출력된 데이터를 출력하고 그리고, 제2멀티플렉서(49)는 제2클럭 신호(CLK2)를 출력한다. 따라서, 상기 제2클럭 신호(CLK2)에 동기되어 데이터를 출력하는 제7플립 플롭(50)은, 2분주된 제2클럭 신호(CLK2)에 대응되는 2분주된 데이터를 출력함으로써 메모리 콘트롤러(60)를 통해 프레임 버퍼 메모리(80)에 저장된다. 이후, 도 3에 도시된 그래픽 콘트롤러(200)에서 모니터(6)에 디스플레이하고자 하는 크기로 스케일링(scaling) 과정을 거쳐서 모니터(6) 상에 디스플레이하게 된다.That is, the seventh flip flop 50 uses the memory controller 60 to convert the reduced data or the original input data according to the second divided clock signal CLK2 divided by two and the undivided first clock signal CLK1. It is stored in the frame buffer memory 80 as it is. Here, the second clock signal CLK2 divided in two according to the control signal DF is composed of four divisions, eight divisions, and the like, so as to reduce data output from the seventh flip flop 50. When the control signal DF is in the disabled state (0), the first multiplexer 48 outputs data input from the fourth flip-flop 45, and the second multiplexer 49 generates the first multiplexer 49. The one clock signal CLK1 is output. Therefore, the seventh flip flop 50 outputs the input data as it is. On the other hand, when the control signal DF is the enable 1, the first multiplexer 48 outputs the data output from the fifth flip flop 46, and the second multiplexer 49 is the second clock. Output the signal CLK2. Accordingly, the seventh flip flop 50 that outputs data in synchronization with the second clock signal CLK2 outputs two divided data corresponding to the second divided clock signal CLK2. ) Is stored in the frame buffer memory 80. Thereafter, the graphic controller 200 shown in FIG. 3 is displayed on the monitor 6 through a scaling process to a size desired to be displayed on the monitor 6.
상기한 바와 같이, 엠팩/비디오 디코더로부터 출력된 데이터를 프레임 버퍼 메모리에 저장함에 있어 상기 프레임 버퍼 메모리에 라이트할 데이터의 이전 그리고 이후의 데이터를 참조하여 먼저 데이터를 보강한 후, 요구되는 축소 비율에 따라 축소하여 메모리 콘트롤러를 통해 프레임 버퍼 메모리에 저장할 수 있다. 따라서, 인터폴레이트부를 통해 데이터를 보강하므로서 상기 데이터를 축소함에 따라 발생하는 화질의 저하를 방지할 수 있다.As described above, in storing the data output from the MPEG / Video decoder in the frame buffer memory, the data is first reinforced by referring to the data before and after the data to be written to the frame buffer memory, Therefore, it can be reduced and stored in the frame buffer memory through the memory controller. Therefore, deterioration of image quality caused by reducing the data by reinforcing the data through the interpolate unit can be prevented.
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