KR100239713B1

KR100239713B1 - 반도체 메모리의 데이타 입력회로

Info

Publication number: KR100239713B1
Application number: KR1019960075055A
Authority: KR
Inventors: 남기준
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 2000-01-15
Also published as: KR19980055819A

Abstract

본 발명은 반도체 메모리의 데이타 입력회로에 관한 것으로, 종래의 회로는 먼저, DINBUFEN신호의 주기가 외부 신호인 /RAS, /CAS, /WE에 의존하기 때문에 특히 외부신호와 칩 내부신호의 동작 전압범위가 다른 경우에는 인터페이스버퍼부(31)에서의 전력손실이 많은 문제점이 있었고, 입력을 받아들이는 첫 번째 인버터와 그 다음 인버터 모두에서 외부 전원전압(VCC)을 사용하고 있기 때문에 전력손실이 많은 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 DINBUFEN신호의 길이를 짧게하고, 입력을 받아들이는 첫 번째 인버터에서는 외부 전원전압(VCC)을 이용하고, 그 이외의 인버터에서는 외부 전원전압(VCC)보다 작은 내부 전원전압(VINT)을 이용하도록 함으로써 전력손실을 줄일 수 있는 반도체 메모리의 데이타 입력회로를 제공하는데 있다.

Description

반도체 메모리의 데이타 입력회로

제1도는 종래 반도체 메모리의 데이타 입력회로도.

제2도는 제1도에 있어서, 데이타입력버퍼부의 상세 회로도.

제3도는 제1도에 있어서, 라이트명령감지부의 상세 회로도.

제4도는 제1도에 있어서, 각 부 출력 파형도.

제5도는 종래 다른 반도체 메모리의 데이타 입력회로도.

제6도는 본 발명의 일 실시 예시도.

제7도는 제6도에 있어서, 각 부 출력 파형도.

제8도는 본 발명의 다른 실시 예시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 라이트명령감지부 20 : 펄스제너레이터

30 : 데이타입력버퍼부 31 : 인터페이스버퍼부

32 : 래치부 100 : 인버터부

200 : 라이트인에이블신호발생부 210 : 플립플롭

300 : 제1인버터부 400 : 제2인버터부

본 발명은 반도체 메모리의 데이타 입력회로에 관한 것으로, 특히 외부신호와 칩 내부신호의 동작 전압의 범위를 다르게 하고, 외부 데이타신호를 칩 내부로 전달해 주는 인터페이스버퍼의 인에이블기간을 짧게 하여 전력손실을 줄일 수 있도록 한 반도체 메모리의 데이타 입력회로에 관한 것이다.

제1도는 종래 반도체 메모리의 데이타 입력회로도로서, 이에 도시된 바와같이 외부신호인 로우어드레스스트로브신호(이하 /RAS), 컬럼어드레스스트로브신호(이하 /CAS), 라이트인에이블신호(이하 /WE)를 입력받아 내부적으로 라이트(WRITE)명령을 감지하는 라이트명령감지부(10)와; 상기 라이트명령감지부(10)에 의해 라이트명령이 감지되면 감지된 신호를 이용하여 메모리셀에 라이트하기 위한 펄스제너레이터(20)와; 상기 라이트명령감지부(10)의 라이트인에이블신호(이하 WTEN)와 데이타입력버퍼인에이블신호(이하 DINBUFEN)에 따라 외부입력데이타신호(DIN-PAD)를 칩 내부로 전달하기 위한 다수의 데이타입력버퍼부(30)로 구성된다.

상기 데이타입력버퍼부(30)는 제2도에 도시된 바와같이 소스는 전원전압(VCC)단에 연결되고 게이트로는 외부입력데이타신호(DIN_PAD)를 입력받는 피모스트랜지스터(MP1)와, 소스는 접지(VSS)되고 게이트로는 외부입력데이타신호(DIN_PAD)를 입력받는 엔모스트랜지스터(MN2)와, 드레인은 상기 피모스트랜지스터(MP1)의 드레인에 연결되고 소스는 상기 엔모스트랜지스터(MN2)의 드레인에 연결되며 게이트로는 DINBUFEN신호를 입력받는 엔모스트랜지스터(MN1)로 이루어진 인터페이스버퍼부(3)와; 상기 피모스트랜지스터(MP1)의 출력신호와 상기 DINBUFEN신호를 입력받아 이를 낸드조합하여 출력하는 낸드게이트(NAND1)와; WTEN신호에 따라 온/오프되어 상기 낸드게이트(NAND1)의 출력신호를 전송하는 스위치(SW1)와, 상기 스위치(SW1)의 출력신호를 반전하는 인버터(INV2)와, 상기 인버터(INV2)의 출력신호를 반전하여 그 인버터(INV2)의 입력으로 인가하는 인버터(INV3)로 이루어져 입력 데이타신호를 래치하는 래치부(32)와; 상기 WTEN신호와 상기 인버터(INV2)의 출력신호를 낸드조합하여 칩 내부로 인가하는 낸드게이트(NAND2)로 구성된다.

상기 라이트명령감지부(10)는 제3도에 도시된 바와같이 3개의 인버터(INV4-INV6)로 이루어져 /WE, /CAS, /RAS신호를 각기 입력받아 반전하는 인버터부(11)와; 상기 인버터(INV4)와 인버터(INV5)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND3)와, 상기 인버터(INV5)와 인버터(INV6)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND4)와, 상기 낸드게이트(NAND4)의 출력신호를 반전하는 인버터(INV7)와, 2개의 낸드게이트((NAND5, NAND6)로 이루어져 상기 낸드게이트(NAND3)와 인버터(INV7)의 출력신호를 입력받는 플립플롭(12)과, 상기 낸드게이트(NAND6)의 출력신호를 반전하여 WTEN신호롤 인가하는 인버터(INV8)로 구성된 라이트인에이블신호발생부(13)와; 상기 인버터(INV4-INV6)의 출력신호를 낸드조합하여 DINBUFEN신호를 출력하는 앤드게이트(AND1)로 구성된다.

이와같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.

데이타입력버퍼부(30)는 칩 외부의 데이타를 칩 내부로 전달하는 버퍼부로서 DINBUFEN신호가 '로우'에서 '하이'로 되면, 엔모스트랜지스터(MN1)가 턴온되어서 인터페이스버퍼부(31)가 인에이블된다.

즉, 외부신호(DIN_PAD)가 인버터 형태의 인터페이스버퍼부(31)를 거쳐 반전되어 낸드게이트(NAND1)의 일측입력단자에 인가된다.

이때, WTEN신호가 초기에는 '로우'상태에 있으므로 스위치(SW1)는 턴온되어 있고, 낸드게이트(NAND2)는 WTEN신호가 '로우'상태이므로 칩 내부의 데이타 입력으로는 전달되지 않는 상태이다.

그리고 인버터(INV2)와 인버터(INV3)는 낸드게이트(NAND1)의 출력을 샘플링하고 있는 상태이다.

이와같은 상태에서 라이트명령이 감지되면 WTEN신호가 '하이'로 전이되며, 스위치(SW1)은 오픈상태가 되고, 낸드게이트(NAND1)의 DIN_PAD값은 인버터(INV2)와 인버터(INV3)에 래치됨과 동시에 낸드게이트(NAND2)를 통하여 데이타 입력으로 전달된다.

한편, 라이트명령감지부(10)는 플립플롭 형태의 레지스터로 되어 있다.

라이트의 엔트리(ENTRY)는 /RAS와 /CAS가 로우액티브된 상태에서 낸드게이트(NAND4)와 인버터(INV7)는 낸드게이트(NAND6)의 입력단에 '하이'를 대기 시킨다.

이후, /WE가 로우액티브되면 낸드게이트(NAND3)는 '로우'를 출력하며, 낸드게이트(NAND5)를 통하여 낸드게이트(NAND6)의 다른 입력단에 '하이'를 인가 시킨다.

결과적으로 WTEN신호는 '하이'를 출력하며 라이트동작을 수행한다.

이때, 낸드게이트(NAND6)의 출력은 낸드게이트(NAND5)에 '로우'상태를 궤환시켜 낸드게이트(NAND3)의 로직 변화에 관계없도록 블록킹 한다.

그러므로 WTEN신호를 리셋트 시킬 수 있는 패스는 낸드게이트(NAND2)에 의한 패스로 /CAS와 /RAS 중 하나가 리셋트되는 것에 의해 결정된다.

WTEN신호의 하이셋트는 /RAS와 /WE가 먼저 '로우'인 상태에서 /CAS가 '하이'에서 '로우'로 전이 될 때에도 이루어진다.

그러나 WTEN신호의 리셋트는 앞에서 언급하였듯이 /WE와는 무관하며, /RAS 또는 /CAS의 신호에 의해서만 가능하다.

상기와 같은 동작을 제4도의 타이밍도를 참조하여 설명하면 다음과 같다.

/RAS, /CAS, /WE가 로우액티브되면 DINBUFEN신호와 WTEN신호가 하이액티브되어 외부 데이타를 칩 내부에 전달하며, /CAS 또는 /RAS가 디스에이블되면 WTEN신호와 DINBUFEN신호가 디스에이블된다.

제5도는 종래 다른 반도체 메모리의 데이타 입력회로도로서, 이에 도시된 바와같이 직렬연결된 피모스트랜지스터(MP1)와 엔모스트랜지스터(MN1)로 이루어져 입력신호를 VCC레벨 또는 VSS레벨로 반전시키는 제1인버터부(40)와; 상기 제1인버터부(40)의 출력신호를 반전시켜 출력하는 제1인버터부(X1)와; 상기 제1인버터부(X1)의 출력신호를 VCC레벨 또는 VSS로 반전시켜 그 제1인버터부(X1)의 입력으로 인가하는 제2인버터부(50)와; 상기 제1인버터부(X1)의 출력신호를 반전시켜 출력하는 제2인버터(X2)로 구성한다.

이와같이 구성된 종래 회로의 동작을 살펴보면 다음과 같다.

먼저, 입력신호가 '하이'인 상태에서 '로우'로 바뀌면 피모스트랜지스터(MP1)가 턴온되어 노드(ND1)의 전위는 VCC레벨까지 상승한다.

상기 노드(ND1)의 전위는 제1인버터(X1)를 통해 VSS레벨로 낮아 진다. 이로인해 피모스트랜지스터(MP2)가 턴온되어 노드(ND1)의 전위는 VCC레벨을 유지하게 된다.

이때, 입력이 다시 '하이'로 변환되면, 엔모스트랜지스터(MN1)가 턴온되어 노드(ND1)의 전위는 VSS로 떨어진다. 즉, 노드(ND1)에서 접지로의 디스챠지가 일어난다.

이와같이 노드(ND1)의 전위가 VSS가 되면 제1인버터(X1)의 출력전위는 점차로 VCC레벨로 상승한다. 이로인해 엔모스트랜지스터(NM1)가 턴온되어 노드(ND1)의 전위는 더욱 빨리 VSS로 낮아진다.

이후, 입력이 다시 '로우'가 되면 피모스트랜지스터(MP1)가 턴온되면서 노드(ND1)의 전위는 다시 VCC레벨로 된다. 즉, 노드(ND1)의 레벨이 VCC레벨로 프리챠지 되어 엔모스트랜지스터(MN1)가 턴온된다.

이와같이 '로우'에서 '하이'로의 변환, '하이'에서 '로우'로의 변환에 따라 스위칭 드레숄드(Threshold)전압이 결정된다.

이상에서 설명한 바와같이 종래의 회로는 먼저, DINBUFEN신호의 주기가 외부 신호인 /RAS, /CAS, /WE에 의존하기 때문에 특히 외부신호와 칩 내부신호의 동작 전압범위가 다른 경우에는 인터페이스버퍼부(31)에서의 전력손실이 많은 문제점이 있었고, 입력을 받아들이는 첫 번째 인버터와 그 다음 인버터 모두에서 외부 전원전압(VCC)을 사용하고 있기 때문에 전력손실이 많은 문제점이 있었다.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 DINBUFEN신호의 길이를 짧게하고, 입력을 받아들이는 첫 번째 인버터에서는 외부 전원전압(VCC)을 이용하고, 그 이외의 인버터에서는 외부 전원전압(VCC)보다 작은 내부 전원전압(VINT)을 이용하도록 함으로써 전력손실을 줄일 수 있는 반도체 메모리의 데이타 입력회로를 제공하는데 있다.

이하, 본 발명의 작용 및 효과에 관하여 실시예를 들어 설명하면 다음과 같다.

제6도는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 /RAS, /CAS, /WE를 입력받아 내부적으로 라이트명령을 감지하는 라이트명령감지부(10)와; 상기 라이트명령감지부(10)에 의해 라이트명령이 감지되면 감지된 신호를 이용하여 메모리셀에 라이트하기 위한 펄스제너레이터(20)와; 상기 라이트명령감지부(10)의 WTEN신호와 DINBUFEN신호에 따라 DIN_PAD를 칩 내부로 전달하기 위한 다수의 데이타입력버퍼부(30)로 구성한 반도체 메모리의 데이타 입력회로에 있어서, 상기 데이타입력버퍼부(30)는 제2도에 도시된 바와같이 소스는 전원전압(VCC)단에 연결되고 게이트로는 외부 입력데이타신호(DIN_PAD)를 입력받는 피모스트랜지스터(MP1)와, 소스는 접지(VSS)되고 게이트로는 외부입력데이타신호(DIN_PAD)를 입력받는 엔모스트랜지스터(MN2)와, 드레인은 상기 피모스트랜지스터(MP1)의 드레인에 연결되고 소스는 상기 엔모스트랜지스터(MN2)의 드레인에 연결되며 게이트로는 DINBUFEN신호를 입력받는 엔모스트랜지스터(MN1)로 이루어진 인터페이스버퍼부(31)와; 상기 피모스트랜지스터(MP1)의 출력신호와 상기 DINBUFEN신호를 입력받아 이를 낸드조합하여 출력하는 낸드게이트(NAND1)와; WTEN신호에 따라 온/오프되어 상기 낸드게이트(NAND1)의 출력신호를 전송하는 스위치(SW1)와, 상기 스위치(SW1)의 출력신호를 반전하는 인버터(INV2)와, 상기 인버터(INV2)의 출력신호를 반전하여 그 인버터(INV2)의 입력으로 인가하는 인버터(INV3)로 이루어져 입력 데이타신호를 래치하는 래치부(32)와; 상기 WTEN신호와 상기 인버터(INV2)의 출력신호를 낸드조합하여 칩 내부로 인가하는 내드게이트(NAND2)로 구성된다.

상기 라이트명령감지부(10)는 제6도에 도시된 바와같이 3개의 인버터(INV9-INV11)로 이루어져 /WE, /CAS, /RAS신호를 각기 입력받아 반전하는 인버터부(100)와; 상기 인버터(INV9)와 인버터(INV10)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND7)와, 상기 인버터(INV10)와 인버터(INV11)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND8)와, 상기 낸드게이트(NAND8)의 출력신호를 반전하는 인버터(INV12)와, 2개의 낸드게이트(NAND9, NAND10)로 이루어져 상기 낸드게이트(NAND7)와 인버터(INV12)의 출력신호를 입력받는 플립플롭(210)과, 상기 낸드게이트(NAND10)의 출력신호를 반전하여 WTEN신호로 인가하는 인버터(INV13)로 구성된 라이트인에이블신호발생부(200)와; 상기 인버터(INV13)의 출력신호를 반전하는 인버터(INV14)와; 상기 인버터(INV14-INV16)의 출력신호와 상기 인버터(INV14)의 출력신호를 낸드조합하여 DINBUFEN신호를 출력하는 앤드게이트(AND2)로 구성한다.

이와같이 구성한 본 발명의 일 실시예의 동작을 첨주한 제7도를 참조하여 설명하면 다음과 같다.

라이트명령을 감지하는 플립플롭 형태의 레지스터인 인버터(INV9-INV13)와 낸드게이트(NAND7-NAND10)의 동작은 종래와 동일하다.

즉, /RAS와 /CAS가 로우액티브된 상태에서 낸드게이트(NAND8)와 인버터(INV12)는 낸드게이트(NAND10)의 입력단에 '하이'를 대기 시킨다.

이후, /WE가 로우액티브되면 낸드게이트(NAND7)는 '로우'를 출력하며, 낸드게이트(NAND9)를 통하여 낸드게이트(NAND10)의 다른 입력단에 '하이'를 인가 시킨다.

결과적으로 라이트인에이블신호(WTEN)은 '하이'를 출력하며 라이트동작을 수행한다. 이때 낸드게이트(NAND10)의 출력은 낸드게이트(NAND9)에 '로우'상태를 궤환시켜 낸드게이트(NAND7)의 로직 변화에 관계없도록 블록킹 한다.

WTEN신호의 하이셋트는 /RAS와 /WE가 먼저 '로우'인 상태에서 /CAS가 '하이'에서 '로우'로 전이 될 때에도 이루어 진다.

그리고 앤드게이트(AND2)는 /RAS, /CAS, /WE가 모두 로우인 구간에서 하이를 출력하여 인터페이스버퍼부(31)를 동작 시킨다.

그러나 DINBUFEN의 '하이'구간(t2)은 종래에서 처럼 /RAS, /CAS, /WE신호에 영향을 받는 것이 아니라 WTEN가 액티브되면 인버터(INV14)의 궤환패를 통하여 입력되는 '로우'신호에 의해 '로우'리셋트 된다.

이와같이 하면 DINBUFEN의 구간(t2)을 짧게 할 수 있다.

제8도는 본 발명의 다른 실시예시도로서, 이에 도시한 바와같이 직렬연결된 피모스트랜지스터(MP1)와 엔모스트랜지스터(MN1)로 이루어져 입력전압을 VCC레벨 또는 VSS레벨로 반전시키는 제1인버터부(300)와; 상기 제1인버터부(300)의 출력신호를 반전시켜 출력하는 제1인버터(X1)와; 상기 제1인버터(X1)의 출력을 반전시켜 칩 내부에 인가하는 제2인버터(X2)와; 드레인은 내부 전원전압(VINT)에 연결되고, 게이트로는 상기 제2인버터(X2)의 출력신호를 입력받는 엔모스트랜지스터(MN2)와, 소스는 접지전압(VSS)에 연결되고, 게이트로는 상기 제1인버터(X1)의 출력신호를 입력받으며, 드레인은 상기 엔모스트랜지스터(MN2)의 소스 및 제1인버터(X1)의 입력단자에 연결된 엔모스트랜지스터(MN3)로 이루어진 제2인버터부(400)로 구성한다.

이와같이 구성한 본 발명의 다른 실시예의 동작을 설명하면 다음과 같다.

먼저, 첫번째 인버터의 피모스트랜지스터(MP1)의 소스가 VCC에 연결된 이유는 스탠바이 상태에서의 VSS와의 관통저류를 막기위해서이다.

즉, VCC 대신 VINT를 사용하게 되면 입력단자의 전압에 따라 리키지 전류가 흐를 수 있게 된다.

티티엘레벨의 입력이 삼각파 형태로 들어온다고 가정하다.

입력이 '로우'이면 피모스트랜지스터(MP1)가 턴온상태라 되며, 접점(ND1)의 전위는 VCC레벨이 된다.

상기 접점(ND1)의 전위는 제1인버터(X1)를 통해 VSS전위로 반전된어 엔모스트랜지스터(MN3)의 게이트에 인가된다. 동시에 제2인버터(X2)를 통해 VINT레벨로 반전되어 엔모스트랜지스터(MN2)의 게이트에 인가된다.

이로인해 엔모스트랜지스터(MN2)와 엔모스트랜지스터(MN3)는 모두 오프상태가 된다. 다시말하면 엔모스트랜지스터(MN3)는 당연히 오프상태가 되고, 엔모스트랜지스터(MN2)의 경우에는 게이트-소스간 전압이 거의 OV가 되기 때문에 오프상태가 된다. 따라서 접점(ND1)에서 VINT로이 패스가 막히게 된다.

이때, 입력이 하이로 리니어 하게 변하면, 엔모스트랜지스터(MN1)가 턴온되기 시작하면서, 접점(ND1)에서 접지로의 디스챠지 현상이 일어난다.

시간이 지남에 따라 점점 낮아지면 접점(ND1)의 전위가 VINT-Vt이하로 떨어지면 엔모스트랜지스터(MN2)가 온되기 시작한다. 이때의 Vt는 엔모스트랜지스터(MN2)의 드레숄드전압이다.

따라서 Vt의 값을 최소화하는 것이 유리하므로 엔모스트랜지스터(MN2)는 로우 Vt 엔모스트랜지스터를 이용하였다.

이와같이 엔모스트랜지스터(MN2)가 온되면 접점(ND1)의 전위가 VINT-Vt로 유지하려 할 것이므로, 입려그로 들어온 신호보다 약간 높은 레벨의 외부노이즈에 대해선 접점(ND1)의 전위가 VSS를 빠지는 것을 방해하게 된다. 따라서 외부 노이즈로 인한 논리적 에ㅓ는 최소화 할 수 있다.

그리고 입력단자(IN)에 하이신호가 들어오면 엔모스트랜지스터(MN1)의 Vgs가 하이가 되므로 접점(ND1)의 전위는 VSS가 되고, 이 신호는 인버터(X1)를 거쳐 VINT레벨이 된다.

따라서 엔모스트랜지스터(MN3)는 온상태가 되어 접점(ND1)의 전위를 VSS로 끌어내린다. 이에따라 인버터(X2)를 통해 출력되는 전압은 VSS가 된다.

입력이 로우에서 하이로 변하는 신호에 대해선 VIH의 로우어리미트가 결정되어 진다.

반대로 입력이 하이에서 로우로 변하는 경우엔 접점(ND1)의 레벨이 VSS가 되었다가 피모스트랜지스터(MP1)의 Vgs.가 커짐으로 인해 VCC래벨로 점차 상승하게 된다. 이에따라 최종 출력전압은 VINT레벨이 된다.

이때, 접점(ND1)의 전위가 VINT-Vt 이하가 되면 엔모스트랜지스터(MN2)가 온되다가 접점(ND1)의 레벨이 그 이상이 되면 엔모스트랜지스터(MN2)는 오프되고, 출력전압은 VINT레벨을 유지하게 된다.

이상에서 상세히 설명한 바와같이 본 발명은 내부적으로 데이타를 입력하는 인터페이스버퍼부의 인에이블 구간을 짧게 하고, 입력을 받아들이는 첫 번째 인버터에스는 외부전원전압(VCC)을 이용하고, 그 이외의 인버터에서는 외부 전원전압(VCC)보다 작은 내부 전원전압(VINT)을 이용하고, 그 이외의 인버터에서는 외부 전원전압(VCC)보다 작은 내부 전원전압(VINT)을 이용하도록 함으로써 전력손실을 줄일 수 있는 효과가 있다.

Claims

/RAS, /CAS, /WE를 입력받아 내부적으로 라이트명령을 감지하는 라이트명령감지부와; 상기 라이트명령감지부에 의해 라이트명령이 감지되면 감지된 신호를 이용하여 메모리셀에 라이트하기 위한 펄스제너레이터와; 상기 라이트명령감지부의 WTEN신호와 DINBUFEN신호에 따라 DIN-PAD를 칩 내부로 전달하기 위한 다수의 데이타입력버퍼부로 구성한 반도체 메모리의 데이타 입력회로에 있어서, 상기 라이트명령감지부는 /WE, /CAS, /RAS신호를 각기 입력받아 반전하는 제1반전수단과; 플립플롭형태로 구성되어 상기 제1반전수단을 통한 /WE, /CAS, /RAS의 반전신호를 논리조합하여 라이트인에이블신호를 출력하는 라이트인에이블신호발생부와; 상기 라이트인에이블신호를 반전하는 제2반전수단과; 상기 제1반전수단의 출력신호에 따라 데이타입력버퍼를 인에이블시키고, 상기 제2반전수단의 출력신호에 따라 디스에이블시키는 데이타입력버퍼인에이블신호발생수단으로 구성한 것을 특징으로 하는 반도체 메모리의 데이타 입력회로.
직렬연결된 피모스트랜지스터(MP1)와 엔모스트랜지스터(MN1)로 이루어져 입력전압을 VCC레벨 또는 VSS레벨로 반전시키는 제1인버터부와; 상기 제1인버터부의 출력신호를 반전시켜 출력하는 제1인버터(X1)와; 상기 제1인버터(X1)의 출력을 반전시켜 칩 내부에 인가하는 제2인버터(X2)와; 드레인은 내부 전원전압(VINT)에 연결되고, 게이트로는 상기 제2인버터(X2)의 출력신호를 입력받는 엔모스트랜지스터(MN2)와, 소스는 접지전압(VSS)에 연결되고, 게이트로는 상기 제1인버터(X1)의 출력신호를 입력받으며, 드레인은 상기 엔모스트랜지스터(MN2)의 소스 및 제1인버터(X1)의 입력단자에 연결된 엔모스트랜지스터(MN3)로 이루어진 제2인버터부로 구성한 것을 특징으로 하는 반도체 메모리의 데이타 입력회로.