KR100239443B1

KR100239443B1 - Digital output camera system

Info

Publication number: KR100239443B1
Application number: KR1019970011640A
Authority: KR
Inventors: 이성민
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 2000-01-15
Also published as: KR19980075410A

Abstract

본 발명은 고체촬상소자(CCD)를 채택하는 카메라부와 데이터 수신부 간의 디지탈 출력을 위한 구성을 단순화한 디지탈 출력 카메라 시스템에 관한 것으로, 디지탈 출력을 전송하는 방식의 카메라에 있어서, 클럭 발진기에서 출력되는 기준 클럭 신호(Cclk) 및 영상 데이터를 입력받아 데이터 수신 클럭을 기준으로 카메라부와 데이터 수신부 사이의 클럭 동기를 일치시키기 위하여 동작 클럭(Tclk1)(Tclk2)를 출력하고 화소 단위 클럭(Pclk1)에 동기된 데이터를 출력하는 데이터 송신제어부와,상기 동작 클럭(Tclk1)에 의해 신호 처리를 위한 타이밍 신호(Pclk2)를 출력하는 타이밍 발생기와,상기 타이밍 신호에 의하여 동작하는 이미지 센서, 이미지 센서에 출력되는 아날로그신호를 디지탈로 변환하는 아날로그/디지탈 변환기, 아날로그/디지탈 변환기에 의하여 변환된 디지탈 신호를 받아 화소 단위 클럭에 동기된 영상 데이터를 출력하는 휘도/칼라 신호처리기와,상기 데이터 송신제어부로 데이터의 제어정보와 데이터의 수신 클럭을 보내고, 상기 데이터 송신제어부로 부터 데이터를 전송 받는 데이터 수신부를 포함하여 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital output camera system that simplifies the configuration for digital output between a camera unit employing a solid state imaging device (CCD) and a data receiving unit. Operation clocks Tclk1 and Tclk2 are output to synchronize the clock synchronization between the camera unit and the data receiver based on the data reception clock based on the reference clock signal Cclk and image data, and are synchronized to the pixel unit clock Pclk1. A data transmission control unit for outputting the data, a timing generator for outputting a timing signal Pclk2 for signal processing by the operation clock Tclk1, and an analog output to an image sensor and an image sensor operating according to the timing signal Analog / digital converter to convert signals into digital, converted by analog / digital converter A luminance / color signal processor configured to receive a digital signal and output image data synchronized with a pixel unit clock, and to transmit data control information and a data reception clock to the data transmission controller, and to receive data from the data transmission controller. It is configured to include a data receiving unit.

Description

디지탈 출력 카메라 시스템{Digital output camera system}Digital output camera system

본 발명은 디지탈 출력 카메라에 대한 것으로 특히, 고체촬상소자(CCD)의 카메라부와 데이터 수신부 간의 디지탈 출력을 위한 구성을 단순화한 디지탈 출력 카메라 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital output camera, and more particularly, to a digital output camera system which simplifies the configuration for digital output between a camera unit and a data receiving unit of a solid state imaging device (CCD).

이하, 첨부 도면을 참조하여 종래의 디지탈 출력 카메라 시스템에 대하여 설명하면 다음과 같다.Hereinafter, a conventional digital output camera system will be described with reference to the accompanying drawings.

도 1은 종래의 디지탈 출력 카메라의 구성도이고, 도 2는 종래 디지탈 출력 카메라의 타이밍 발생기와 동기신호 발생기의 관계도이다.1 is a configuration diagram of a conventional digital output camera, and FIG. 2 is a relationship diagram of a timing generator and a synchronization signal generator of a conventional digital output camera.

종래의 카메라는 한 화면을 구성하는데 필요한 시간(1 프레임 구성시간)이 TV의 송수신방식인 NTSC(National Television System Committee)나 PAL(Phase Alternate Line) 등의 국제 TV 규격에 근거하여 정해져 있기 때문에 임으로 바꿀수가 없다.In conventional cameras, the time required to compose one screen (one frame composition time) is changed based on international TV standards such as NTSC (National Television System Committee) and PAL (Phase Alternate Line), which are TV transmission and reception methods. There is no.

예를들어, NTSC인 경우 한 프레임 구성시간이 1/30초로 고정되어 있다.For example, in the case of NTSC, one frame composition time is fixed at 1/30 second.

반면에 퍼스널 컴퓨터(PC) 등의 디스플레이소자(2)로 데이터 전송을 제어하는 데이터 전송 제어부는 데이터 수신부인 디스플레이소자(2)의 하드웨어 성능에 따라 또는, 사용자의 의도에 따라 한 프레임을 구성하는 시간이 카메라부(1)와 다르다.On the other hand, the data transfer control unit for controlling data transfer to the display element 2 such as a personal computer (PC) is a time for configuring one frame according to the hardware performance of the display element 2 as the data receiver or according to the intention of the user. This is different from the camera unit 1.

즉, 카메라부(1)와 데이터 전송부간의 데이터 송수신에 사용되는 기본클럭들이 전혀 별개로 이루어진다. 이와 같이 카메라부(1)의 동작 타이밍과 데이터 전송부의 처리속도상의 동작 타이밍 차이를 보상해주기 위해서 중간 완충지대로 사용되는 프레임 메모리부(8)가 필요하였다.That is, the basic clocks used for data transmission and reception between the camera unit 1 and the data transmission unit are completely separate. Thus, in order to compensate for the difference in the operation timing of the camera unit 1 and the operation timing in the processing speed of the data transmission unit, a frame memory unit 8 used as an intermediate buffer zone was required.

이와 같은 이유로 프레임 메모리부(8)를 사용한 종래의 디지탈 출력 카메라의 구성은 도 1에 도시한 바와 같다.For this reason, the configuration of a conventional digital output camera using the frame memory section 8 is as shown in FIG.

먼저, 타이밍 발생기(4)의 기준발진클럭(Tclk)을 발생시키는 제 1 클럭발진기(3)와, 상기 제 1 클럭발진기(3)의 신호를 받아 프레임 시작 펄스와 메모리 쓰기 제어신호를 출력하고 또한, 아날로그 신호를 디지탈 신호로 변환하기 위한 신호를 아날로그/디지탈 변환기(6)로 보내는 타이밍 발생기(4)가 있으며, 외부의 영상을 센싱하여 아날로그/디지탈 변환기(6)로 보내는 이미지 센서부(5)가 있고, 상기 아날로그/디지탈 변환기(6)의 신호를 받아서 프레임 메모리부(8)에 데이터를 전송하는 휘도/칼라 신호처리기(7)와, 데이터 송신제어 기준클럭(Cclk)을 데이터 송신제어부(10)에 발생시키는 제 2 클럭발진기(9)와, 상기 제 2 클럭발진기(9)의 클럭신호에 따라 상기 프레임 메모리부(8)의 데이타를 전송받고 프레임 메모리부(8)의 데이터 리드를 제어하는 데이터 송신제어부(10)와, 데이터 송신제어부(10)의 데이터가 전송되어 영상을 재현하는 디스플레이소자(2)로 구성되어 있다.First, the first clock oscillator 3 generating the reference oscillation clock Tclk of the timing generator 4 and the first clock oscillator 3 receive the signal and output a frame start pulse and a memory write control signal. And a timing generator 4 for transmitting a signal for converting an analog signal into a digital signal to the analog / digital converter 6, and an image sensor unit 5 for sensing an external image and sending the signal to the analog / digital converter 6. And a luminance / color signal processor 7 which receives the signal of the analog / digital converter 6 and transmits the data to the frame memory unit 8, and a data transmission control reference clock Cclk. Receiving the data of the frame memory unit 8 according to the clock signal of the second clock oscillator 9 and the second clock oscillator 9 and controlling the data read of the frame memory unit 8. Data transmission control And a display element (2) for transmitting data from the data transmission control section (10) to reproduce the image.

여기서 타이밍 발생기(4)의 기준발진클럭(Tclk)과 데이터 송신제어부(10)의 기준발진클럭(Cclk)의 타이밍은 독립적인 체계를 갖는다.Here, the timing of the reference oscillation clock Tclk of the timing generator 4 and the reference oscillation clock Cclk of the data transmission control unit 10 have independent schemes.

그리고 카메라부(1) 전체의 주클럭(Master Clock:Mclk)은 일반적으로 Tclk의 2 분주 또는 3 분주 된 것을 주로 사용한다.In addition, the master clock (Mclk) of the entire camera unit 1 generally uses two or three divisions of Tclk.

또한 종래의 타이밍 발생기(4)와 동기신호 발생기(11)간의 연결관계는 도 2에 도시한 바와 같이 동기신호 발생기(11)는 NTSC나 PAL 등의 TV 규격을 맞추기 위해 타이밍 발생기(4)로 부터 Tclk 발진클럭을 2 분주한 클럭(Tclk/2)을 받아서 동작한다.In addition, as shown in FIG. 2, the conventional timing generator 4 and the synchronization signal generator 11 are connected to the synchronization signal generator 11 from the timing generator 4 in order to meet the TV standard such as NTSC or PAL. It operates by receiving the clock (Tclk / 2) divided by two Tclk oscillation clocks.

그리고 타이밍 발생기(4)는 각 라인의 시작을 동일시하기 위해 동기신호 발생기(11)로 부터 타이밍 발생기(4)로 수평구동하는 HD 즉, 한 라인(line)상의 픽셀수 만큼을 주기로 수평구동하는 HD와, 각 필드(Field)의 시작을 동일시하기 위해 타이밍 발생기(4)로 수직구동하는 VD 즉, TV 규격에 의해서 결정된 라인 수 만큼을 반복하는 VD 클럭을 동기신호 발생기(11)로 부터 받아서 동작한다.In addition, the timing generator 4 horizontally drives HD from the synchronization signal generator 11 to the timing generator 4 in order to identify the start of each line, i.e., HD drives horizontally by the number of pixels on a line. And a VD clocked by the timing generator 4 in order to identify the start of each field, that is, a VD clock that repeats the number of lines determined by the TV standard from the synchronization signal generator 11 and operates. .

동기 신호 발생기로 부터 발생되는 BLK는 블랭킹(Blanking) 펄스이고, SYNC는 수평과 수직 신호를 삽입하기 위한 복합 신호이다.The BLK generated from the synchronization signal generator is a blanking pulse, and the SYNC is a composite signal for inserting horizontal and vertical signals.

즉, 동기신호발생기(11)는 TV 규격에 맞는 펄스를 만들며 이 기준 펄스를 타이밍 발생기(4)에 피드백하므로써 타이밍 발생기에서 만들어지는 모든 클럭의 기준을 유도한다.That is, the synchronization signal generator 11 produces a pulse conforming to the TV standard and feeds the reference pulse of all clocks produced by the timing generator by feeding back the reference pulse to the timing generator 4.

그러나 만약, 화면 규격을 NTSC나 PAL 등의 TV 규격으로 맞출필요가 없다면 까다롭게 동기를 맞추기 위한 작업은 필요치 않다.However, if there is no need to match the screen standard to the TV standard such as NTSC or PAL, it is not necessary to work hard to synchronize.

상기와 같은 종래의 디지탈 출력 카메라 시스템은 다음과 같은 문제점이 있다.The conventional digital output camera system as described above has the following problems.

종래의 디지탈 출력 카메라 시스템은 카메라부와 데이터 송신제어부의 동작 타이밍 관리가 독립적으로 이루어지기 때문에 타이밍 편차가 발생한다.In the conventional digital output camera system, timing deviation occurs because the operation timing management of the camera unit and the data transmission control unit is performed independently.

종래 기술에서는 이를 극복하기 위하여 프레임 메모리부를 사용해야하는 불편이 있었고, 이는 카메라의 구조를 복잡하게 하는 원인이 된다.In the prior art, there is an inconvenience of using a frame memory unit to overcome this problem, which causes a complicated structure of the camera.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 카메라부와 데이터 수신부 즉, 디스플레이소자의 데이터 수신에 따른 시간 편차를 별도의 프레임 메모리의 구성없이 자체적으로 해결할 수 있도록한 디지탈 출력 카메라 시스템을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, the digital output camera system that can solve the time deviation according to the data reception of the camera unit and the data receiving unit, that is, the display element itself without the configuration of a separate frame memory The purpose is to provide.

도 1은 종래의 디지탈 출력 카메라의 구성도1 is a block diagram of a conventional digital output camera

도 2는 종래 디지탈 출력 카메라의 타이밍 발생기와 동기신호 발생기의 관계도2 is a relationship between a timing generator and a synchronization signal generator of a conventional digital output camera

도 3은 본 발명 디지탈 출력 카메라의 구성도3 is a block diagram of the present invention digital output camera

도 4는 본 발명 디지탈 출력 카메라의 데이터 수신 타이밍도4 is a data reception timing diagram of a digital output camera of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21: 카메라부 22: 디스플레이소자21: camera unit 22: display element

23: 타이밍 발생기 24: 이미지 센서부23: timing generator 24: image sensor

25: 아날로그/디지탈(A/D Convertor) 변환기25: Analog / Digital Converter

26: 휘도/칼라(Y/C) 신호처리기 27: 클럭 발진기26: luminance / color (Y / C) signal processor 27: clock oscillator

28: 데이터 송신제어부28: data transmission control unit

Tclk1: 타이밍 발생기의 동작 클럭Tclk1: Timing Generator's Operating Clock

Tclk2: 데이터 인에이블 신호에 의한 타이밍 발생기의 동작 클럭Tclk2: Operation Clock of Timing Generator by Data Enable Signal

Pclk1: 데이터 전송을 위한 화소(Pixel) 단위 클럭Pclk1: Pixel unit clock for data transfer

Pclk2: Tclk1으로 부터 발생된 화소 클럭Pclk2: Pixel Clock Generated from Tclk1

Cclk: 데이터 송신제어를 위한 기준 발진 클럭Cclk: reference oscillation clock for data transmission control

DE: 데이터 인에이블 신호DE: data enable signal

상기와 같은 목적을 달성하기 위한 본 발명 디지탈 출력 카메라 시스템은 디지탈 출력을 전송하는 방식의 카메라에 있어서, 클럭 발진기에서 출력되는 기준 클럭 신호(Cclk) 및 영상 데이터를 입력받아 데이터 수신 클럭을 기준으로 카메라부와 데이터 수신부 사이의 클럭 동기를 일치시키기 위하여 동작 클럭(Tclk1)(Tclk2)를 출력하고 화소 단위 클럭(Pclk1)에 동기된 데이터를 출력하는 데이터 송신제어부와,상기 동작 클럭(Tclk1)에 의해 신호 처리를 위한 타이밍 신호(Pclk2)를 출력하는 타이밍 발생기와,상기 타이밍 신호에 의하여 동작하는 이미지 센서, 이미지 센서에 출력되는 아날로그신호를 디지탈로 변환하는 아날로그/디지탈 변환기, 아날로그/디지탈 변환기에 의하여 변환된 디지탈 신호를 받아 화소 단위 클럭에 동기된 영상 데이터를 출력하는 휘도/칼라 신호처리기와,상기 데이터 송신제어부로 데이터의 제어정보와 데이터의 수신 클럭을 보내고, 상기 데이터 송신제어부로 부터 데이터를 전송 받는 데이터 수신부를 포함하여 구성되는 것을 특징으로 한다.The digital output camera system of the present invention for achieving the above object is a camera of a digital output transmission system, receiving a reference clock signal (Cclk) and image data output from the clock oscillator based on the data reception clock camera A data transmission control unit for outputting an operation clock Tclk1 (Tclk2) and outputting data synchronized with the pixel unit clock Pclk1 in order to synchronize the clock synchronization between the unit and the data receiving unit, and a signal by the operation clock Tclk1. A timing generator for outputting a timing signal Pclk2 for processing, an image sensor operated by the timing signal, an analog / digital converter for converting an analog signal output to the image sensor, and a analog / digital converter Luminance for receiving digital signals and outputting image data synchronized with the pixel-by-pixel clock / La and a signal processor, to the data transmission control unit having a receive clock of the control information and data from the data, is characterized in that comprises a data receiver receiving the transmitted data from the data transmission control.

본 발명 디지탈 출력 카메라 시스템은 일반적인 독립형 카메라 즉, 독자적인 클럭 발진기를 이용하여 고유신호 규격(NTSC 또는 PAL등)을 구현하는 카메라를 탈피하고 데이터 수신권을 갖고 있는 퍼스널 컴퓨터(PC)와 같은 수신단의 환경에 맞추는 방식이다.The digital output camera system of the present invention is a general stand-alone camera, that is, an environment of a receiving end such as a personal computer (PC) having a right to receive data by using a unique clock oscillator to break away from a camera implementing a unique signal standard (NTSC or PAL, etc.). To fit in.

즉, 데이터 수신부에 카메라부가 종속되어 있는 종속형 카메라의 개념을 갖고 있다.That is, it has the concept of the subordinate camera in which the camera part depends on the data receiving part.

본 발명의 카메라 시스템은 디스플레이 소자(22) 즉, 데이터 수신부에서 카메라부(21)의 동작 클럭의 결정이 종속되는 시스템으로 디스플레이 소자(22)에서 출력되는 제어 정보 및 데이터 수신 클럭에 의해 데이터 송신제어부(28)에서 설정된 동작 클럭(Tclk1)(Tclk2)에 의해 이미지 센서부(24),아날로그/디지탈 변환기(25),휘도/칼라 신호 처리기(26)등의 데이터 처리 블록들의 동작 타이밍이 결정된다.The camera system of the present invention is a system in which the determination of the operation clock of the camera unit 21 is dependent on the display element 22, that is, the data transmission control unit by the control information and the data reception clock output from the display element 22. The operation timings of the data processing blocks such as the image sensor unit 24, the analog / digital converter 25, the luminance / color signal processor 26, and the like are determined by the operation clocks Tclk1 and Tclk2 set at 28.

즉, 데이터 처리 블록들은 동작 클럭(Tclk1)에서 발생된 화소 클럭(Pclk2)에 의해 동작되어 화소 클럭 단위로 데이터가 출력되도록한다.That is, the data processing blocks are operated by the pixel clock Pclk2 generated by the operation clock Tclk1 to output data in pixel clock units.

이와 같은 본 발명 디지탈 출력 카메라 시스템을 도면을 참조하여 상세히 설명하면 다음과 같다.Such a digital output camera system of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명 디지탈 출력 카메라의 구성도이고, 도 4는 본 발명 디지탈 출력 카메라의 데이터 수신 타이밍도이다.3 is a configuration diagram of the digital output camera of the present invention, Figure 4 is a data reception timing diagram of the digital output camera of the present invention.

본 발명에 따른 디지탈 출력 카메라는 도 3에서와 같이, 먼저, 클럭 발진기(27)에서 출력되는 데이터 송신제어를 위한 기준 발진 클럭 신호(Cclk)를 받아 동작 클럭(Tclk1)(Tclk2)을 타이밍 발생기(23)로 공급하는 즉, 카메라부와 데이터 수신부 즉, 디스플레이소자(22) 사이의 클럭 동기를 일치시키기 위하여 시스템 기준이 되는 동작 클럭(Tclk1)(Tclk2)을 출력하고 화소 단위 클럭(Pclk1)에 동기된 데이터를 출력하는 데이터 송신 제어부(28)와, 상기의 동작 클럭(Tclk1)(Tclk2)신호에 따라 아날로그/디지탈 변환기(25)로 클럭 신호(Pclk2)를 전달하는 타이밍 발생기(23)와, 클럭 신호(Pclk2)에 의해 동작되어 외부의 영상을 센싱하는 이미지 센서부(21)와, 상기 이미지 센서부(24)의 이미지를 타이밍 발생기(23)의 클럭 신호(Pclk2)에 따라 디지탈 신호로 변환하는 아날로그/디지탈 변환기(25)와, 상기 디지탈로 변환된 신호를 받아 데이터를 데이터 송신제어부(28)로 Pclk2 단위로 전달하는 휘도/칼라 신호처리기(26)와, 데이터 송신제어부(28)로 제어정보 및 데이터 수신클럭을 보내고, 또한 데이터 송신제어부(28)로 부터 데이터를 Pclk 단위로 전송받는 데이터를 수신하는 퍼스널 컴퓨터(PC)와 같은 디스플레이소자(22)를 포함하여 구성된다.As shown in FIG. 3, the digital output camera according to the present invention first receives a reference oscillation clock signal Cclk for data transmission control output from the clock oscillator 27 and sets the operation clocks Tclk1 and Tclk2 as timing generators. 23, i.e., the operation clock Tclk1 and Tclk2, which are the system reference, are outputted and synchronized to the pixel unit clock Pclk1 in order to match the clock synchronization between the camera unit and the data receiving unit, that is, the display element 22. A data transmission control unit 28 for outputting the received data, a timing generator 23 for transmitting the clock signal Pclk2 to the analog-to-digital converter 25 according to the operation clock Tclk1 (Tclk2) signals, and a clock; An image sensor 21 that is operated by a signal Pclk2 and senses an external image, and converts an image of the image sensor 24 into a digital signal according to a clock signal Pclk2 of the timing generator 23. Analog / digital conversion 25, a luminance / color signal processor 26 which receives the digitally converted signal and transmits the data to the data transmission control unit 28 in units of Pclk2, and receives the control information and data by the data transmission control unit 28. And a display element 22, such as a personal computer (PC), which sends a clock and also receives data from the data transmission control unit 28 and receives data in Pclk units.

여기서 클럭발진기(27)에서 출력되는 클럭 신호(Cclk)는 데이터를 송신할 대상은 퍼스널 컴퓨터(PC)와 같은 디스플레인소자(22)에서 받고자하는 데이터의 속도를 결정해주는데 사용되는 데이터송신제어 기준 발진 클럭이다.Here, the clock signal Cclk output from the clock oscillator 27 is a data transmission control reference oscillation used to determine the speed of data to be received by the display element 22 such as a personal computer (PC). It is a clock.

이러한 데이터송신제어 기준발진클럭(Cclk)을 기준으로 n분주한 클럭 즉, 타이밍 발생기(23)로 전달되는 동작클럭(Tclk1,Tclk2)은 타이밍 발생기의 기준발진클럭(Tclk1)과, 데이터 인에이블(DE:Data Enable) 신호에 의한 타이밍 발생기의 기준클럭(Tclk2)이 있다.The clocks divided by n based on the data transmission control reference oscillation clock Cclk, that is, the operation clocks Tclk1 and Tclk2 transmitted to the timing generator 23, are the reference oscillation clocks Tclk1 and the data enable (Tclk1) of the timing generator. There is a reference clock Tclk2 of the timing generator by the DE: Data Enable signal.

그리고 Pclk1은 화소(Pixel)의 단위 클럭이고, Pclk2는 Tclk1으로 부터 발생된 화소클럭이다.Pclk1 is a unit clock of the pixel, and Pclk2 is a pixel clock generated from Tclk1.

여기서 n분주 클럭의 의미는 Pclk를 디스플레이소자(22)로 부터 데이터를 받을수 있는 속도라 정의하고, Pclk의 2배 또는 3배의 클럭 속도를 Tclk라 정의한 후 Cclk와 Tclk의 속도차이 만큼 분주하여 Tclk라 정의한다는 것이다.Here, the definition of the n division clock defines Pclk as the speed at which data can be received from the display element 22, and defines a clock speed of 2 or 3 times Pclk as Tclk, and divides it by the speed difference between Cclk and Tclk. Is defined.

예를들어 데이터 송신 제어부의 클럭 속도가 10MHz이고, 디스플레이소자(22)에서 데이터를 받는 속도가 1MHz 단위라고 한다면 Pclk가 1MHz가 되고, 이때의 Tclk는 3분주 보다는 2분주가 계산하기에 더 편리하므로 Tclk는 2MHz가 된다.For example, if the clock speed of the data transmission controller is 10 MHz and the speed of receiving data from the display device 22 is in units of 1 MHz, then Pclk becomes 1 MHz, and since Tclk is more convenient to calculate than 2 divisions, Tclk becomes 2 MHz.

따라서 데이터 송신 제어부에서 10MHz를 기준으로 5분주를 한다면, 데이터 전송부와 카메라부간의 데이터 처리상에 있어서 시간 편차가 없게 되므로 중간 버퍼용 프레임 메모리가 필요없다.Therefore, if the data transmission control section divides 5 times on the basis of 10 MHz, there is no time difference in data processing between the data transmission section and the camera section, and thus no intermediate buffer frame memory is required.

그리고 데이터를 수신하는 측에서 예를들어 디스플레이소자(22)에서 데이터를 수신하다가 특정시간 만큼의 타이밍 지연이 발생했을 경우 이에 대한 정보가 카메라부(21)의 데이터 송신제어부(27)로 피드백되어 그 시간 만큼 Tclk를 지연시킬 수 있다. 이와같이 데이터의 끊김이 간헐적으로 생길 경우 타이밍 신호를 수신측에서 받아 Cclk를 기준으로 지연시킬 수도 있다.For example, when a data delay occurs for a specific time while receiving data from the display element 22, the information is fed back to the data transmission control unit 27 of the camera unit 21. You can delay Tclk by time. As such, when data breaks occur intermittently, a timing signal may be received from the receiver and delayed based on Cclk.

그리고 디스플레이소자(22)로 구성된 데이터 수신부와, 카메라부(21) 사이에 픽셀단위로 완전한 동기를 할수 있음을 나타낸 데이터 수신 타이밍도는 도 4에 도시한 바와 같이 타이밍 발생기(23)의 기준발진클럭(Tclk1)이 하이 신호와 로우 신호가 규칙적으로 반복되어 발진하고, 상기 타이밍 발생기(23)의 기준발진클럭(Tclk1)의 두 주기를 한 주기로 하는, 즉 Tclk1 주파수의 1/2배의 주파수를 갖는 화소(Pixel)의 단위 클럭(Pclk1)이 있다.As shown in FIG. 4, the data reception timing diagram showing that the data reception unit composed of the display element 22 and the camera unit 21 can be completely synchronized on a pixel basis is shown in the reference oscillation clock of the timing generator 23. The Tclk1 oscillates by repeating the high signal and the low signal regularly, and makes two cycles of the reference oscillation clock Tclk1 of the timing generator 23 one cycle, that is, having a frequency that is 1/2 times the Tclk1 frequency. There is a unit clock Pclk1 of the pixel Pixel.

이와 같은 신호를 픽셀 단위로 동기시키기 위하여 퍼스널 컴퓨터(PC)와 같은 디스플레이소자(22)로 부터 데이터 인에이블 신호(DE:Data Enable)를 받아서(여기에서 데이터 인에이블 신호의 하이신호는 데이터를 수신할 수 있다는 것이고, 로우는 신호를 받을 수 있도록 대기하고 있는 상태를 의미한다.) 인에이블 신호를 받은 타이밍 클럭 즉, 데이터 인에이블 신호(DE)의 하이신호에서만 타이밍 발생기(23)의 기준발진클럭(Tclk1)과, 화소의 단위 클럭(Pclk1)의 클럭펄스가 구동되어, 데이터 인에이블 신호에 의한 타이밍 발생기의 기준클럭(Tclk2)과, Tclk1으로 부터 발생된 Pclk1의 클럭 펄스가 Pclk2로 구동한다.In order to synchronize such a signal on a pixel-by-pixel basis, a data enable signal (DE) is received from a display element 22 such as a personal computer (PC) (where the high signal of the data enable signal receives data. A low means a waiting state to receive a signal.) The reference oscillation clock of the timing generator 23 is only a timing clock that receives the enable signal, that is, a high signal of the data enable signal DE. The clock pulses of Tclk1 and the unit clock Pclk1 of the pixel are driven to drive the reference clock Tclk2 of the timing generator by the data enable signal and the clock pulses of Pclk1 generated from Tclk1 to Pclk2.

이와 같이 디지탈 인에이블 신호를 가하여 픽셀 단위로 완전한 동기를 이룩할 수 있다.In this way, a digital enable signal can be applied to achieve complete synchronization on a pixel-by-pixel basis.

상기와 같은 본 발명 디지탈 출력 카메라 시스템은 다음과 같은 효과가 있다.The digital output camera system of the present invention as described above has the following effects.

첫째, 디지탈 출력을 위한 타이밍 완충용 프레임 메모리부를 사용할 필요가 없으므로 구성을 간단하게 할 수 있다.First, the configuration can be simplified since there is no need to use a frame memory unit for timing buffer for digital output.

둘째, 데이터 수신부 즉, 디스플레이소자와 카메라부 사이에 픽셀 단위로 완전한 동기를 이룰수 있으므로 불필요한 타이밍 편차에 의한 전력소모를 줄일 수 있다.Second, since the data receiver, i.e., the display device and the camera unit, can be completely synchronized on a pixel basis, power consumption due to unnecessary timing deviation can be reduced.

Claims

디지탈 출력을 전송하는 방식의 카메라에 있어서,In the camera of the system which transmits a digital output,

클럭 발진기에서 출력되는 기준 클럭 신호(Cclk) 및 영상 데이터를 입력받아 데이터 수신 클럭을 기준으로 카메라부와 데이터 수신부 사이의 클럭 동기를 일치시키기 위하여 동작 클럭(Tclk1)(Tclk2)를 출력하고 화소 단위 클럭(Pclk1)에 동기된 데이터를 출력하는 데이터 송신제어부와,Operation clocks Tclk1 and Tclk2 are outputted in order to match the clock synchronization between the camera and the data receiver based on the data reception clock by receiving the reference clock signal Cclk and image data output from the clock oscillator. A data transmission control unit for outputting data synchronized with Pclk1;

상기 동작 클럭(Tclk1)에 의해 신호 처리를 위한 타이밍 신호(Pclk2)를 출력하는 타이밍 발생기와,A timing generator for outputting a timing signal Pclk2 for signal processing by the operation clock Tclk1;

상기 타이밍 신호에 의하여 동작하는 이미지 센서, 이미지 센서에 출력되는 아날로그신호를 디지탈로 변환하는 아날로그/디지탈 변환기, 아날로그/디지탈 변환기에 의하여 변환된 디지탈 신호를 받아 화소 단위 클럭에 동기된 영상 데이터를 출력하는 휘도/칼라 신호처리기와,An image sensor operated by the timing signal, an analog / digital converter for converting an analog signal output to the image sensor into digital, and receiving a digital signal converted by an analog / digital converter and outputting image data synchronized with a pixel unit clock Luminance / color signal processor,

상기 데이터 송신제어부로 데이터의 제어정보와 데이터의 수신 클럭을 보내고, 상기 데이터 송신제어부로 부터 데이터를 전송 받는 데이터 수신부를 포함하여 구성되는 것을 특징으로 하는 디지탈 출력 카메라 시스템.And a data receiver which sends data control information and a data reception clock to the data transmission controller, and receives data from the data transmission controller.