KR100239419B1 - Transistor and method for manufacturing the same - Google Patents

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Abstract

본 발명은 소자의 제조 시간을 단축하여 소자의 생산성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor and a method for manufacturing the same, which shorten the manufacturing time of the device to improve the productivity of the device.

본 발명의 트랜지스터 및 그의 제조 방법은 트렌치를 갖는 기판상에 질화막을 형성하고, 상기 트렌치를 매립하여 전체가 평탄화되도록 상기 트렌치내의 질화막상에 도전층을 형성하고, 상기 도전층 표면내에 다수 개의 불순물 영역을 형성하고, 상기 도전층을 포함한 질화막상에 게이트 절연막을 형성하며, 상기 불순물 영역들사이의 게이트 절연막상에 게이트 전극을 형성하는 것을 특징으로 한다.In the transistor of the present invention and a method of manufacturing the same, a nitride film is formed on a substrate having a trench, a conductive layer is formed on the nitride film in the trench so as to be flattened by filling the trench, and a plurality of impurity regions are formed in the surface of the conductive layer. And a gate insulating film on the nitride film including the conductive layer, and a gate electrode on the gate insulating film between the impurity regions.

Description

트랜지스터 및 그의 제조 방법Transistors and manufacturing methods thereof

본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 소자의 생산성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.The present invention relates to a transistor and a method for manufacturing the same, and more particularly, to a transistor for improving the productivity of the device and a method for manufacturing the same.

도 1은 종래의 트랜지스터를 나타낸 구조 단면도이고, 도 2a 내지 도 2e는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.1 is a cross-sectional view illustrating a conventional transistor, and FIGS. 2A to 2E are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.

종래의 트랜지스터는 도 1에서와 같이, 격리 영역의 p형 반도체 기판(11)에 형성되는 필드 산화막(15), 상기 활성 영역의 반도체 기판(11)상에 형성되는 게이트 산화막(17), 상기 게이트 산화막(17)상의 소정영역에 형성되는 게이트 전극(18), 상기 게이트 전극(18) 양측의 반도체 기판(11) 표면내에 형성되는 n형 불순물 영역(20)으로 형성된다.As shown in FIG. 1, a conventional transistor includes a field oxide film 15 formed on an p-type semiconductor substrate 11 in an isolation region, a gate oxide film 17 formed on a semiconductor substrate 11 in the active region, and the gate. The gate electrode 18 is formed in a predetermined region on the oxide film 17 and the n-type impurity region 20 is formed in the surface of the semiconductor substrate 11 on both sides of the gate electrode 18.

종래 기술에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, 격리 영역이 정의된 p형 반도체 기판(11)상에 초기 산화막(12), 제 1 질화막(13)과, 제 1 감광막(14)을 차례로 형성한다.In the method of manufacturing a transistor according to the related art, as shown in FIG. 2A, an initial oxide film 12, a first nitride film 13, and a first photosensitive film 14 are formed on a p-type semiconductor substrate 11 having an isolation region defined therein. Form in turn.

그리고, 상기 제 1 감광막(14)을 상기 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 이용하여 상기 제 1 질화막(13)을 식각한다.After selectively exposing and developing the first photosensitive film 14 to be removed only in the isolation region, the first nitride film 13 is used by using the selectively exposed and developed first photosensitive film 14 as a mask. Etch it.

도 2b에서와 같이, 상기 제 1 감광막(14)을 제거하고, 전면에 필드이온으로 붕소(B)이온을 주입한다.As shown in FIG. 2B, the first photosensitive film 14 is removed and boron (B) ions are implanted into the front surface as field ions.

그리고, 상기 식각된 제 1 질화막(13)을 마스크로 이용하여 전면의 열산화 공정으로 상기 반도체 기판(11)에 필드 산화막(15)을 형성한 다음, 상기 제 1 질화막(13)과 초기 산화막(12)을 제거 한다.Then, using the etched first nitride film 13 as a mask, a field oxide film 15 is formed on the semiconductor substrate 11 by a thermal oxidation process on the entire surface, and then the first nitride film 13 and the initial oxide film ( 12) Remove.

여기서, 상기 필드 산화막(15)의 두께는 7500Å이상이다.Here, the thickness of the field oxide film 15 is 7500 kPa or more.

도 2c에서와 같이, 상기 필드 산화막(15)을 포함한 전면에 문턱 전압 조절 이온(16)을 주입한다.As shown in FIG. 2C, the threshold voltage adjusting ions 16 are implanted into the entire surface including the field oxide layer 15.

도 2d에서와 같이, 열산화 공정으로 상기 반도체 기판(11)상에 게이트 산화막(17)을 성장시킨 후, 상기 게이트 산화막(17)을 포함한 전면에 다결정 실리콘을 형성한다.As shown in FIG. 2D, after the gate oxide film 17 is grown on the semiconductor substrate 11 by a thermal oxidation process, polycrystalline silicon is formed on the entire surface including the gate oxide film 17.

이어, 상기 다결정 실리콘에 PoCl3를 도핑(Doping)한 다음, 상기 다결정 실리콘상에 제 2 감광막(19)을 도포한다.Next, PoCl 3 is doped into the polycrystalline silicon, and then a second photosensitive film 19 is coated on the polycrystalline silicon.

그리고, 상기 제 2 감광막(19)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.The second photosensitive film 19 is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.

이어서, 상기 선택적으로 노광 및 현상된 상기 제 2 감광막(19)을 마스크로 상기 다결정 실리콘을 선택적으로 식각하여 게이트 전극(18)을 형성한다.Subsequently, the polycrystalline silicon is selectively etched using the selectively exposed and developed second photosensitive film 19 to form a gate electrode 18.

도 2e에서와 같이, 상기 게이트 전극(18)을 마스크로 이용하여 n형 불순물 이온을 주입한 다음, 드라이브-인 확산하므로 상기 게이트 전극(18) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(20)을 형성한다.As shown in FIG. 2E, n-type impurity ions are implanted using the gate electrode 18 as a mask, and then drive-in diffusion, so that source / drain impurities are formed in the surface of the semiconductor substrate 11 on both sides of the gate electrode 18. The area 20 is formed.

그러나 종래의 트랜지스터 및 그의 제조 방법은 소자간의 격리를 위하여 로코스 공정으로 필드 산화막을 형성하기 때문에 상기 필드 산화막을 성장시키기 위한 산화 공정과 소오스/드레인 불순물 영역을 형성하기 위한 이온 주입 및 드라이브-인 확산 공정에서 소요되는 시간으로 공정 시간이 길어지고 접합 누설 전류가 발생되어 소자의 생산성이 저하된다는 문제점이 있었다.However, in the conventional transistor and its manufacturing method, since the field oxide film is formed by the LOCOS process for isolation between devices, an ion implantation process and a drive-in diffusion process for forming the source / drain impurity region for growing the field oxide film. Due to the time required in the process, the process time is long and a junction leakage current is generated, thereby reducing the productivity of the device.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소자의 제조 시간을 단축하여 소자의 생산성을 향상시키는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a transistor and a method of manufacturing the same, which shorten the manufacturing time of the device and improve the productivity of the device.

도 1은 종래의 트랜지스터를 나타낸 구조 단면도1 is a structural cross-sectional view showing a conventional transistor

도 2a 내지 도 2e는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도2A to 2E are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.

도 3은 본 발명의 실시예에 따른 트랜지스터를 나타낸 구조 단면도3 is a structural cross-sectional view showing a transistor according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도4A to 4F are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31: 반도체 기판 32: 제 1 감광막31 semiconductor substrate 32 first photosensitive film

33: 제 1 산화막 34: 제 1 질화막33: first oxide film 34: first nitride film

35: 다결정 실리콘 36: 문턱 전압 조절 이온35: polycrystalline silicon 36: threshold voltage control ion

37: 제 2 산화막 38: 제 2 감광막37: second oxide film 38: second photosensitive film

39: 소오스/드레인 불순물 영역 40: 게이트 산화막39: source / drain impurity region 40: gate oxide film

41: 게이트 전극41: gate electrode

본 발명의 트랜지스터는 트렌치를 갖는 기판, 상기 기판상에 형성되는 질화막, 상기 트렌치내의 질화막상에 형성되어 상기 트렌치를 매립하므로 전체를 평탄화 시키는 도전층, 상기 도전층 표면내에 형성되는 다수 개의 불순물 영역, 상기 도전층을 포함한 질화막상에 형성되는 게이트 절연막과, 상기 불순물 영역들사이의 게이트 절연막상에 형성되는 게이트 전극을 포함하여 구성됨을 특징으로 한다.The transistor of the present invention includes a substrate having a trench, a nitride film formed on the substrate, a conductive layer formed on the nitride film in the trench to fill the trench and planarizing the whole, a plurality of impurity regions formed in the surface of the conductive layer, And a gate electrode formed on the nitride film including the conductive layer and a gate electrode formed on the gate insulating film between the impurity regions.

그리고 본 발명의 트랜지스터의 제조 방법은 활성 영역이 정의된 제 1 도전형 기판을 마련하는 단계, 상기 활성 영역의 기판을 식각하여 트렌치를 형성하는 단계, 상기 기판상에 질화막을 형성하는 단계, 상기 질화막상에 도전층을 형성하는 단계, 상기 트렌치내에만 잔존하도록 상기 도전층을 선택적으로 식각하는 단계, 상기 도전층 표면내에 제 2 도전형 불순물을 선택적으로 도핑하여 다수 개의 불순물 영역을 형성하는 단계, 전면에 게이트 절연막을 형성하는 단계와, 상기 불순물 영역사이의 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a transistor of the present invention includes the steps of providing a first conductivity type substrate having an active region defined therein, etching the substrate of the active region to form a trench, forming a nitride film on the substrate, and forming the nitride. Forming a conductive layer on a film, selectively etching the conductive layer so as to remain only in the trench, and selectively doping a second conductivity type impurity in the surface of the conductive layer to form a plurality of impurity regions And forming a gate electrode on the gate insulating film between the impurity regions.

상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the transistor according to the present invention and a manufacturing method thereof as follows.

도 3은 본 발명의 실시예에 따른 트랜지스터를 나타낸 구조 단면도이고, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.3 is a cross-sectional view illustrating a transistor according to an exemplary embodiment of the present invention, and FIGS. 4A to 4F are cross-sectional views illustrating a method of manufacturing a transistor according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 트랜지스터는 도 3에서와 같이, 트렌치(Trench)를 갖는 기판(31)상에 격리막으로써 차례로 형성되는 제 1 산화막(33)과 실리콘질화막(Si3N4)(34), 상기 트렌치내의 실리콘질화막(34)상에 형성되어 상기 트렌치를 매립하므로 전체를 평탄화 시키는 제 1 다결정 실리콘(35), 상기 제 1 다결정 실리콘(35) 표면내에 형성되는 다수 개의 불순물 영역(39), 상기 제 1 다결정 실리콘(35)을 포함한 전면에 형성되는 게이트 산화막(40)과, 상기 불순물 영역(39)들사이의 게이트 산화막(40)상에 형성되는 게이트 전극(41)으로 구성된다.In the transistor according to the embodiment of the present invention, as shown in FIG. 3, a first oxide film 33 and a silicon nitride film (Si 3 N 4 ) 34 sequentially formed as an isolation film on a substrate 31 having a trench. A first polycrystalline silicon 35 formed on the silicon nitride film 34 in the trench and filling the trench to planarize the whole, a plurality of impurity regions 39 formed in the surface of the first polycrystalline silicon 35, The gate oxide film 40 is formed on the entire surface including the first polycrystalline silicon 35 and the gate electrode 41 is formed on the gate oxide film 40 between the impurity regions 39.

본 발명의 실시예에 따른 도 4a에서와 같이, 활성 영역과 소오스/드레인 불순물 영역이 정의된 반도체 기판(31)상에 제 1 감광막(32)을 도포한 다음, 상기 제 1 감광막(32)을 상기 활성 영역상에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 4A according to an embodiment of the present invention, the first photoresist film 32 is coated on the semiconductor substrate 31 on which the active region and the source / drain impurity region are defined, and then the first photoresist film 32 is applied. It is selectively exposed and developed to be removed only on the active area.

그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막(32)을 마스크로 상기 반도체 기판(31)을 선택적으로 식각하여 트렌치를 형성한다.The semiconductor substrate 31 is selectively etched using the selectively exposed and developed first photoresist layer 32 to form a trench.

여기서, 상기 트렌치의 두께는 5000 ~ 7000Å이다.Here, the thickness of the trench is 5000 ~ 7000Å.

도 4b에서와 같이, 상기 제 1 감광막(32)을 제거한 후, 상기 반도체 기판(31)상에 제 1 산화막(33)과 실리콘질화막(34)을 차례로 형성한다.As shown in FIG. 4B, after the first photosensitive film 32 is removed, the first oxide film 33 and the silicon nitride film 34 are sequentially formed on the semiconductor substrate 31.

여기서, 상기 제 1 산화막(33)을 500 ~ 700Å의 두께로 형성하고 상기 실리콘질화막(34)을 2000 ~ 4000Å의 두께로 형성한다.Here, the first oxide film 33 is formed to a thickness of 500 ~ 700 Å and the silicon nitride film 34 is formed to a thickness of 2000 ~ 4000 Å.

그리고, 상기 제 1 산화막(33)은 상기 실리콘질화막(34)이 상기 반도체 기판(31)에 가하는 압력을 감소시키며 상기 실리콘질화막(34)과 상기 반도체 기판(31)의 계면 특성을 향상시킨다.In addition, the first oxide layer 33 reduces the pressure applied by the silicon nitride layer 34 to the semiconductor substrate 31 and improves the interface characteristics between the silicon nitride layer 34 and the semiconductor substrate 31.

또한, 상기 실리콘질화막(34)은 격리막으로써 역할을 한다.In addition, the silicon nitride film 34 serves as an isolation film.

도 4c에서와 같이, 상기 실리콘질화막(34)상에 다결정 실리콘(35)을 형성한 다음, 상기 실리콘질화막(34)을 스톱퍼(Stopper)로 하는 CMP(Chemical Mechanical Polishing)방법으로 상기 다결정 실리콘(35)을 선택적 식각하여 평탄화 시킨다.As shown in FIG. 4C, after the polycrystalline silicon 35 is formed on the silicon nitride film 34, the polycrystalline silicon 35 is formed by a chemical mechanical polishing (CMP) method in which the silicon nitride film 34 is a stopper. ) Is selectively planarized by etching.

여기서, 상기 잔존하는 다결정 실리콘(35)의 두께는 2000 ~ 4000Å이다.Here, the thickness of the remaining polycrystalline silicon 35 is 2000 ~ 4000 GPa.

그리고, 상기 다결정 실리콘(35)상에 문턱 전압 조절 이온(36)을 주입한다.The threshold voltage regulation ions 36 are implanted onto the polycrystalline silicon 35.

여기서, 상기 문턱 전압 조절 이온(36)으로 비소(As)이온을 주입한다.Here, arsenic (As) ions are implanted into the threshold voltage control ions 36.

도 4d에서와 같이, 상기 다결정 실리콘(35)을 포함한 상기 실리콘질화막(34)상에 제 2 산화막(37)을 1000 ~ 3000Å의 두께로 성장시킨 다음, 상기 제 2 산화막(37)상에 제 2 감광막(38)을 도포한다.As shown in FIG. 4D, a second oxide film 37 is grown on the silicon nitride film 34 including the polycrystalline silicon 35 to a thickness of 1000 to 3000 GPa, and then a second oxide film 37 is grown on the second oxide film 37. The photosensitive film 38 is applied.

그리고, 상기 제 2 감광막(38)을 상기 정의된 소오스/드레인 불순물 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.The second photosensitive film 38 is selectively exposed and developed to be removed only above the source / drain impurity region defined above.

이어, 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 상기 제 2 산화막(37)을 선택적으로 식각한다.Subsequently, the second oxide film 37 is selectively etched using the selectively exposed and developed second photosensitive film 38 as a mask.

도 4e에서와 같이, 상기 제 2 감광막(38)을 제거한 후, 상기 선택적으로 식각된 제 2 산화막(37)을 마스크로 이용하여 전면에 8 ~ 12Ω/sq정도로 제 1 PoCl3를 도핑한다.As shown in FIG. 4E, after the second photoresist layer 38 is removed, the first PoCl 3 is doped to about 8 to 12 Ω / sq on the entire surface by using the selectively etched second oxide layer 37 as a mask.

여기서, 상기 제 1 PoCl3의 도핑 공정으로 상기 제 2 산화막(37)이 식각된 부위에 소오스/드레인 불순물 영역(39)을 형성하고 상기 제 2 산화막(37)이 식각되지 않는 부위에 채널 영역(번호화 하지 않음)을 형성한다.Here, a source / drain impurity region 39 is formed in a portion where the second oxide layer 37 is etched by the doping process of the first PoCl 3 , and a channel region is formed in a portion where the second oxide layer 37 is not etched. Unnumbered).

도 4f에서와 같이, 상기 제 2 산화막(37)을 제거한 다음, 전면에 열산화 공정으로 게이트 산화막(40)을 성장시킨다.As shown in FIG. 4F, the second oxide film 37 is removed, and then the gate oxide film 40 is grown on the entire surface by a thermal oxidation process.

이어, 상기 게이트 산화막(40)상에 3000 ~ 5000Å두께의 제 2 다결정 실리콘을 형성한 후, 상기 제 2 다결정 실리콘상에 제 2 PoCl3를 도핑한다.Subsequently, after forming the second polycrystalline silicon having a thickness of 3000 to 5000 상 에 on the gate oxide film 40, the second PoCl 3 is doped onto the second polycrystalline silicon.

그리고, 상기 제 2 다결정 실리콘상에 제 3 감광막을 도포하고, 상기 제 3 감광막을 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.Then, a third photoresist film is coated on the second polycrystalline silicon, and the third photoresist film is selectively exposed and developed so that only a portion where a gate electrode is to be formed remains.

이어서, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 다결정 실리콘을 선택적으로 식각하여 게이트 전극(41)을 형성한다.Subsequently, the second polycrystalline silicon is selectively etched using the selectively exposed and developed third photoresist film to form a gate electrode 41.

본 발명의 소자간의 격리를 위하여 필드 산화막대신에 절연 특성이 우수한 실리콘질화막을 형성하므로 상기 필드 산화막을 성장시키기 위한 산화 공정이 필요 없으며 그리고 한 번의 PoCl3도핑공정으로 소오스/드레인 불순물 영역을 형성하기 때문에 이온 주입 공정 및 드라이브-인 확산 공정이 필요 없어, 공정 시간이 짧아지고 접합 누설 전류의 발생을 방지하므로 소자의 생산성을 향상시키는 효과가 있다.Since silicon nitride films having excellent insulating properties are formed in place of the field oxide films for isolation between devices of the present invention, an oxidation process for growing the field oxide films is not necessary, and a source / drain impurity region is formed in one PoCl 3 doping process. Since the ion implantation process and the drive-in diffusion process are not necessary, the process time is shortened and the generation of the junction leakage current is prevented, thereby improving the productivity of the device.

Claims (8)

트렌치를 갖는 기판;A substrate having a trench; 상기 기판상에 형성되는 질화막;A nitride film formed on the substrate; 상기 트렌치내의 질화막상에 형성되어 상기 트렌치를 매립하므로 전체를 평탄화 시키는 도전층;A conductive layer formed on the nitride film in the trench to planarize the entire surface by filling the trench; 상기 도전층 표면내에 형성되는 다수 개의 불순물 영역;A plurality of impurity regions formed in the surface of the conductive layer; 상기 도전층을 포함한 질화막상에 형성되는 게이트 절연막;A gate insulating film formed on the nitride film including the conductive layer; 상기 불순물 영역들사이의 게이트 절연막상에 형성되는 게이트 전극을 포함하여 구성됨을 특징으로 하는 트랜지스터.And a gate electrode formed on the gate insulating film between the impurity regions. 상기 제 1 항에 있어서,The method of claim 1, 상기 도전층은 2000 ~ 4000Å의 두께를 갖음을 특징으로 하는 트랜지스터.The conductive layer has a thickness of 2000 ~ 4000Å. 활성 영역이 정의된 제 1 도전형 기판을 마련하는 단계;Providing a first conductivity type substrate having an active region defined therein; 상기 활성 영역의 기판을 식각하여 트렌치를 형성하는 단계;Etching the substrate of the active region to form a trench; 상기 기판상에 질화막을 형성하는 단계;Forming a nitride film on the substrate; 상기 질화막상에 도전층을 형성하는 단계;Forming a conductive layer on the nitride film; 상기 트렌치내에만 잔존하도록 상기 도전층을 선택적으로 식각하는 단계;Selectively etching the conductive layer so as to remain only in the trench; 상기 도전층 표면내에 제 2 도전형 불순물을 선택적으로 도핑하여 다수 개의 불순물 영역을 형성하는 단계;Selectively doping a second conductivity type impurity into the surface of the conductive layer to form a plurality of impurity regions; 전면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the entire surface; 상기 불순물 영역사이의 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.And forming a gate electrode on the gate insulating film between the impurity regions. 제 3항에 있어서,The method of claim 3, 상기 트렌치를 5000 ~ 7000Å의 두께로 형성함을 특징으로 하는 트랜지스터의 제조 방법.And forming the trench in a thickness of 5000 to 7000 microns. 제 3 항에 있어서,The method of claim 3, wherein 상기 질화막을 2000 ~ 4000Å의 두께로 형성함을 특징으로 하는 트랜지스터의 제조 방법.The nitride film is formed to a thickness of 2000 ~ 4000Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 도전층을 CMP에 의해 상기 트렌치내에만 잔존하도록 식각함을 특징으로 하는 트랜지스터의 제조 방법.And etching the conductive layer to remain in the trench only by CMP. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 도전형 불순물이 PoCl3임을 특징으로 하는 트랜지스터의 제조 방법.And the second conductivity type impurity is PoCl 3 . 제 7 항에 있어서,The method of claim 7, wherein 상기 PoCl3를 8 ~ 12Ω/sq정도로 도핑함을 특징으로 하는 트랜지스터의 제조 방법.The method of manufacturing a transistor characterized in that the doping PoCl 3 to about 8 ~ 12Ω / sq.
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