KR100238284B1

KR100238284B1 - 위상 보정 회로 및 그 방법

Info

Publication number: KR100238284B1
Application number: KR1019970018328A
Authority: KR
Inventors: 이명환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-12
Filing date: 1997-05-12
Publication date: 2000-01-15
Also published as: CN1077378C; JPH10341262A; US6046618A; CN1199305A; KR19980083160A; JP3261351B2

Abstract

본 발명은 일차원 입력신호의 역위상을 보정하는 위상 보정 회로 및 그 방법이 개시되어 있다. 본 발명의 위상 검출기는 입력 신호에 포함되어 있는 알고 있는 신호열을 이용하여 입력신호가 역위상인지를 검출해서 위상 조정신호를 출력하고, 역위상 보정기는 위상 조정신호에 근거하여 입력신호를 역위상 또는 동위상의 신호로서 출력함으로써 초기 수렴속도가 빨라지고, 이미 위상 보정된 신호에 대해 역위상 여부만을 판별하므로 간단한 하드웨어로 구현할 수 있다.

Description

위상 보정 회로 및 그 방법{Phase correction circuit and method therefor}

본 발명은 위상 보정 분야에 관한 것으로, 특히 알고 있는 신호를 포함하는 신호 처리 분야에 있어서 입력 신호의 역위상을 보정하는 회로 및 그 방법에 관한 것이다.

텔레비젼 수신기를 포함하는 많은 수신기에 있어서, 예를 들어, ATSC(Advanced Television Systems Committee)에서 제안된 미합중국 고해상도 신호 수신기인 VSB수신기는 다른 디지탈 변조신호의 복조기와는 달리 I(In-phase)채널의 일차원 신호만으로 데이타를 검출한다. 이러한 수신기에서 수신되는 신호의 위상을 제대로 보정하지 못하면 수신 시스템의 복호 성능을 저하시킨다.

따라서, 종래의 위상 보정회로로서, 입력된 일차원 신호를 위상보정을 위해 직각(quadrature:Q)신호성분을 포함한 이차원 신호(I,Q)로 변환시키고, 입력신호의 판정에 의해 구해진 판정 에러를 이용하여 폐루프 궤환에 의한 방식으로 위상 보정하는 에러 트래킹 루프는 1993년 2월 8일, 제니스 전자회사에 의해 출원된 미합중국 특허번호 5,406,587호에 개시되어 있다. 상술한 특허에 개시된 위상 추적기는 일차원 입력신호의 크기 조정을 위한 승산기, 크기가 조정된 입력신호를 이차원 신호로 변환시키기 위한 지연기와 힐버트 변환 필터, 입력신호의 잔류 직류성분을 제거하기 위한 가산기, 위상 보정을 위한 복소수 승산기, 이 위상 보정을 위한 판정 에러 성분을 검출하는 룩업테이블 및 진폭의 에러를 보정하기 위해 복소수 승산기로부터 출력되는 Q신호성분에 근거한 보정값을 승산기 및 가산기에 피드백입력하는 룩업테이블들을 포함하여 폐루프로 구성된다.

한편, 입력신호가 일차원 신호인 경우 위상보정이 이루어질 수 있는 경우가 도 1에 도시된 바와 같이 정위상에 의한 경우와 역위상에 의한 경우 모두가 될 수 있다. 여기서, I채널 데이터에는 실제 전달하고자 하는 정보가 포함되어 있으며, Q채널 데이터에는 실제 정보전달의 기능은 없지만 변조신호의 스펙트럼을 감소시키는 역할을 한다. 그러므로 복조시에 위상에러가 있는 경우 I채널 샘플링데이터에는 I채널 데이터뿐만 아니라 Q채널 데이터도 포함된다. 따라서, 위상 추적기에서 위상에러를 보정하기 위해서는 Q채널의 정보도 필요하다. 이 Q채널의 정보는 I채널의 데이타를 힐버트 변환 필터(Hilbert Transform Filter)로 필터링함으로써 구할 수 있다.

따라서, 입력 신호를 일차원 신호로 하여 판정에 의한 에러 성분만을 이용하여 위상에러를 보정하는 경우에는 필연적으로 역위상으로의 락이 발생하게 되는 문제점이 있었다. 이를 해결하기 위해서는, 일차원 신호를 입력으로 하는 어떠한 위상 보정 회로는 역위상을 보정하기 위한 별도의 처리가 부가적으로 필요하다. 또한, 상술한 특허의 위상 추적기에서도 알고 있는 신호를 이용하여 위상 에러성분을 구하는 부분을 추가하면 역위상의 상태가 반영되므로 해결이 가능하나 이 경우에는 부가적인 회로의 부담과 90

이상의 위상에러에 대해서 과도하게 회전을 요구하므로 초기 수렴속도가 떨어질 수 있다. 또한, 상술한 특허의 승산기에서 처리되는 자동이득조절(AGC)의 동작이 불안해질 수도 있으며, 이로 인해 전체 시스템의 성능이 떨어질 수 있다.

본 발명의 목적은 알고 있는 신호를 포함하는 입력신호열에 있어서 역위상을 갖는 신호의 위상 에러를 보정하는 회로를 제공하는 데 있다.

본 발명의 다른 목적은 일차원 신호의 입력에 대해 정위상과 역위상 모두가 루프의 락(lock) 포인트가 존재하는 것을 이용하여 이미 위상 보정된 신호에 대해 역위상인지를 판별함으로써 하드웨어가 간단한 위상 보정 회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 알고 있는 신호를 포함하는 입력신호열에 있어서 역위상을 갖는 신호의 위상 에러를 보정하는 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 일차원 신호의 입력에 대해 정위상과 역위상 모두 루프의 락 포인트가 존재하는 것을 이용하여 이미 위상 보정된 신호에 대해 역위상 인지를 판별함으로써 빠른 초기수렴특성을 얻을 수 있는 위상 보정 방법을 제공하는 데 있다.

상기의 목적 및 다른 목적을 달성하기 위하여, 본 발명의 위상에러 검출수단은 위상 에러를 포함한 일차원 입력신호의 판정 에러를 검출하여 검출된 판정 에러에 응답하여 위상 보정된 신호를 출력하고, 역위상 검출수단은 위상 보정된 신호의 위상이 역위상인지를 검출하여 위상 조정신호를 출력하고, 역위상 보정수단은 위상 조정신호에 따라 위상 보정된 신호의 위상을 보정함을 특징으로 하고 있다.

상기의 또 다른 목적들을 달성하기 위하여, 본 발명의 위상 보정 방법은 위상 에러를 포함한 일차원 입력신호의 판정 에러를 검출하여 검출된 판정 에러에 응답하여 위상 보정된 신호를 출력하는 단계, 위상 보정된 신호의 위상이 역위상인지를 검출하여 위상 조정신호를 출력하는 단계와 위상 조정신호에 따라 위상 보정된 신호의 위상을 보정하는 단계를 포함함을 특징으로 하고 있다.

도 1은 역위상 발생의 예를 보인 도면이다.

도 2는 본 발명에 의한 위상 보정 회로의 일 실시예에 따른 블록도이다.

도 3은 도 2에 도시된 위상 보정 회로의 상세 블록도이다.

도 4는 도 3에 도시된 역위상 검출기의 타이밍도이다.

도 5는 도 3에 도시된 역위상 판정기의 상세회로도이다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 위상 보정 회로 및 그 방법의 바람직한 실시예를 설명하기로 한다.

도 2에 있어서, 본 발명의 위상 보정 회로는 위상 에러를 포함한 일차원 입력신호의 판정 에러를 검출하여 검출된 판정 에러에 근거하여 입력신호의 위상을 보정하여 위상 보정된 신호를 출력하는 위상 추적기(110)와, 위상 추적기(110)로부터 출력되는 위상 보정된 신호의 위상이 역위상인지를 검출하여 위상 조정신호를 출력하는 역위상 검출기(120)와, 역위상 검출기(120)에서 출력되는 위상 조정신호에 따라 위상 추적기(110)로부터 출력되는 위상 보정된 신호의 동위상 또는 역위상으로 보정하는 역위상 보정기(130)로 이루어진다. 여기서, 위상 추적기(110)는 일차원 입력신호의 위상을 보정하는 구성이라면 모두 적용될 수 있으며 일 실시예로서 상술한 미합중국 특허번호 5,406,587호에 도시된 위상 추적기가 적용될 수 있다.

본 발명에서 제안하는 도 2에 빗금친 블록으로 나타낸 역위상 검출기(120)와 역위상 보정기(130)의 상세 블럭도는 도 3에 도시되어 있다. 도 3에 있어서, 역위상 검출기(120)의 알고 있는 신호 발생기(121)는 입력신호의 알고 있는 신호의 구간과 시간적으로 매칭을 위한 제1 소정 기간의 타이밍신호에 의해 구동되며, 이 타이밍신호의 액티브구간동안 알고 있는 신호를 발생한다. 여기서, 알고 있는 신호 발생기(121)는 로직회로에 의해 구성될 수 있으며 롬등 메모리에 의해 구현될 수 있다. 그리고, 알고 있는 신호열은 예를 들어, 입력되는 신호가 미합중국 고해상도 텔레비젼을 위한 VSB(Vestigial Side Band)신호인 경우 필드 동기신호열이 될 수 있고, 제1 소정 기간은 필드 동기 세그먼트내의 511PN(Pseudo Number)에 해당하는 기간이 될 수 있다. 부가적으로, 수신되는 VSB 데이터 프레임은 2개의 필드로 구성되고, 각 필드는 첫 번째 세그먼트인 필드 동기 세그먼트에는 필드의 시작을 나타내는 필드 동기신호열이 삽입되어 있다. 이 필드 동기신호열은 일정한 형태를 가지므로 알고 있는 신호로서 이용된다.

심볼에러 판정기(212)는 가장 간단한 구성으로서 반전 논리합 게이트로 구성될 수 있으며, 도 2에 도시된 위상 추적기(110)로부터 위상 보정된 신호의 부호(최상위비트)와 알고 있는 신호 발생기(121)에서 출력되는 알고 있는 신호의 부호를 반전 논리합하여 입력된 신호의 위상 보정된 신호의 심볼이 에러인지를 판정하여 심볼에러이면 로직 "하이(1)"신호를 누적기(123)에 누적한다. 이 심볼에러 판정기(122)의 판정 결과를 도 4의 (a)에 도시된 바와 같은 비교구간에 해당하는 타이밍신호의 액티브 기간(여기서는 로직 "하이"신호)에 누적기(123)에 누적하고, 도 4의 (b)에 도시된 바와 같은 홀드신호(HOLD)에 의해 누적기(123)에 누적된 값(A)을 역위상 판정기(124)에 출력한 후 도 4의 (c)에 도시된 바와 같은 리셋신호(RST)에 의해 누적기(123)에 누적된 값(A)을 리셋한다. 역위상 판정기(124)는 누적기(123)에 누적된 값(A)과 문턱값(TH)을 비교하여 역위상인지를 나타내는 로직 "하이"의 위상 조정신호를 출력한다. 이 역위상 판정기(124)의 최소 구성은 비교기가 될 수 있다. 여기서, 심볼 에러 판정기(122) 내지 역위상 판정기(124)는 비교수단으로 지칭될 수 있다. 그리고, 홀드신호(HOLD)는 타이밍신호(EN)의 다음 클럭동안 로직 "하이"를 나타내는 신호이고, 리셋신호(RST)는 홀드신호의 다음 클럭동안 로직 "로우"를 나타내는 신호이다.

위상 보정기(130)의 선택기(132)는 멀티플렉서(MUX로 표기되어 있음)로 구성될 수 있으며, 위상 조정신호에 따라 위상 추적기(110)로부터 출력되는 정위상의 위상 조정된 신호를 선택하거나 반전기(221)를 통해 출력되는 역위상의 위상 조정된 신호를 선택한다. 여기서, 역위상은 수학적으로 정위상에 (-1)을 곱한 것과 같으며, 실제 구현시는 인버터 등의 로직으로 구현이 가능하다.

도 5는 도 3에 도시된 역위상 판정기(124)를 로직구성에 의한 하드웨어로 구성한 다른 실시예에 따른 회로도로서, 신뢰성있는 위상 조정신호를 얻기 위하여 제2 소정 기간(여기서는 N개의 필드기간)동안 연속적으로 정위상 또는 역위상으로 판별될 때만 위상 조정신호를 변화시키고 그 이외의 경우는 이전값을 갖도록 함으로써 위상 검출기의 신뢰도를 높일 수 있다. 여기서, 도 3에 도시된 역위상 판정기(124)는 위상 조정신호의 발생을 마이크로 프로세서를 이용하여 소프트웨어로 구현할 수도 있다.

도 5에 있어서, 역위상 판정기(124)는 누적기(123)의 누적된 값(A)과 문턱값(TH)을 비교하여 비교신호 "1" 또는 "0"를 도 4의 (b)에 도시된 홀드신호(HOLD)에 의해 유지하는 비교회로(125)와, 비교회로(125)의 비교신호를 제2 소정 기간의 경로 선택값이 유지되는지를 검색하는 유지검색회로(126)와 제2 소정 기간동안 유지검색회로(126)에서 유지되는 값을 선택하도록 하고 제2 소정 기간동안 동일한 값이 유지되지 않을 때는 이전값을 그대로 유지하는 신호보정회로(127)로 되어 있다.

여기서, 비교회로(125)는 도 3에 도시된 누적기(123)로부터 출력되는 누적된 값(A)과 소정의 문턱값(TH)을 비교하는 비교기(141)와 홀드신호(HOLD)에 의해 비교기(141)의 출력을 홀드하는 디형 플립플롭(142)으로 되어 있다.

또한, 유지검색회로(126)는 비교회로(125)에 직렬로 연결되며, 홀드신호(HOLD)에 따라 홀드하는 N개의 디형 플롭플롭들(151.1-151.N)과, N개의 디형 플립플롭(151.1-151.N)에서 출력되는 각각의 출력신호를 논리곱하는 앤드게이트(152)와, N 개의 디형 플립플롭들(151.1-151.N)에서 출력되는 각각의 출력신호를 반전논리합하는 노아게이트(153)로 되어 있다.

신호보정회로(127)는 제2 입력단(1)으로는 로직 "1"이 입력되고, 제1 입력단(0)으로는 위상조정신호를 피드백입력하고, 선택단(s)은 앤드게이트(152)에 결합되어 있는 제1 멀티플렉서(161)와, 제1 입력단(0)은 제1 멀티플렉서(161)의 출력단에 결합되고, 제2 입력단(1)으로는 로직 "0"이 입력되고, 선택단(s)은 노아게이트(163)에 결합되어 있는 제2 멀티플렉서(162)와, 제2 멀티플렉서(162)의 출력을 홀드신호(HOLD)에 의해 홀드하는 디형 플립플롭(163)로 되어 있다.

상기한 구성을 가지는 역위상 판정기(124)의 동작은 다음과 같다. 역위상 판정기(124)의 동작은 누적된 값(A)과 문턱값(TH)을 비교하고 비교된 값이 N개 만큼이 모두 "0"이거나 "1"인 경우에만 비교된 값의 출력을 위상 조정신호로 발생하는 것으로 요약된다.

즉, 비교회로(125)는 누적된 값(A)과 문턱값(TH)를 비교하여 A > TH이면 "0"을 출력하고, A

TH이면 "1"을 출력한다. 따라서, 직렬연결된 N개의 디형 플립플롭들(151.1-151.N)은 홀드신호(HOLD)에 응답하여 비교회로(125)의 출력신호를 계속 시프트시킨다. 앤드게이트(152)는 N개의 디형 플립플롭(151.1-151.N)의 각각의 출력이 모두 로직 "1"일 경우에만 로직 "1"을 제1 멀티플렉서(161)의 선택단(s)에 출력한다. 그리고, 노아게이트(153)는 N개의 디형 플립플롭들(151.1-151.N)의 출력이 모두 로직 "0"일 경우에만 로직 "0"를 제2 멀티플렉서(162)의 선택단(s)에 출력한다.

누적된 값(A)이 문턱값(TH)보다 큰 경우 즉, 비교회로(125)의 출력은 로직 "1"이고, 이 비교회로(125)의 출력이 N개의 비교구간동안 계속 유지되면 앤드게이트(152)의 출력은 로직 "1"이 되고, 노아게이트(153)의 출력은 로직 "0"이 되므로 제1 멀티플렉서(161)는 제2 입력단(1)에 입력되는 로직 "1"을 선택하고, 제2 멀티플렉서(162)는 제1 입력단(0)을 선택해서 제1 멀티플렉서(161)의 출력인 로직 "1"을 디형 플립플롭(163)에 입력한다. 따라서, 디형 플립플롭(163)로부터 로직 "1"의 위상 조정신호가 출력된다. 이 로직 "1"의 위상 조정신호는 도 3의 선택기(132)에 인가되고, 선택기(132)은 이 위상 조정신호에 따라 반전기(131)를 거친 역위상의 위상 보정된 신호를 선택하게 된다.

도 5에 도시된 역위상 판정기(124)의 하드웨어 구성은 본 발명에 따른 일 실시예로서 상기 일 실시예의 정신에 입각하면 다양한 변경과 변형으로 위상 조정신호를 발생하는 하드웨어 구성을 구현할 수 있음이 이 분야의 통상의 지식을 가진자에게 자명하여진다.

본 발명의 장치와 방법은 일차원 신호의 입력에 대해 빠른 수렴을 위해서 정위상과 역위상 모두 루프의 락 포인트가 존재하는 것을 이용하고, 정위상 또는 역위상으로 수렴되어 출력되는 위상 보정된 신호의 역위상여부를 검출하여 역위상을 보정하는 것으로 빠른 수렴특성을 얻을 수 있고, 이미 위상 보정된 신호에 대해 역위상 여부만을 판별하므로 하드웨어가 간단하게 구현할 수 있다.

Claims

위상 에러를 포함한 일차원 입력신호의 판정 에러를 검출하여 검출된 판정 에러에 응답하여 위상 보정된 신호를 출력하는 위상에러 검출수단;

알고 있는 신호열을 발생하는 알고 있는 신호 발생기;

상기 위상 보정된 신호를 상기 알고 있는 신호열을 근거로 하여 심볼에러임을 판정하여 판정결과를 출력하는 심볼에러 판정기;

상기 판정결과를 제1 소정기간 누적하여 누적된 값을 출력하는 누적기;

제2 소정기간 연속적으로 상기 누적된 값이 문턱값 이상일 때 위상 조정신호를 발생하는 역위상 판정기; 및

상기 위상 조정신호에 따라 상기 위상 보정된 신호의 위상을 보정하는 역위상 보정수단을 포함함을 특징으로 하는 위상 보정 회로.
제1항에 있어서, 상기 심볼 에러 판정기는 상기 위상 보정된 신호의 부호와 상기 알고 있는 신호열의 부호를 비교하여 판정함을 특징으로 하는 위상 보정 회로.
제2항에 있어서, 상기 심볼 에러 판정기는 반전 논리합 게이트로 되어 있는 것을 특징으로 하는 위상 보정 회로.
제1항에 있어서, 상기 제1 소정 기간은 필드 동기 세그먼트내의 알고 있는 신호열기간임을 특징으로 하는 위상 보정 회로.
제4항에 있어서, 상기 역위상 판정기는

상기 누적된 값과 문턱값을 비교해서 비교한 결과를 근거로 하여 위상 보정신호를 발생하는 비교기로 되어 있는 것을 특징으로 하는 위상 보정 회로.
제4항에 있어서, 상기 역위상 판정기는

상기 누적된 값과 상기 문턱값을 비교하여 비교신호를 출력하는 비교회로;

상기 비교신호를 제2 소정 기간 유지되는지를 검색하는 유지검색회로; 및

상기 제2 소정 기간 계속 상기 유지검색회로에서 유지되는 값을 선택하고 상기 제2 소정 기간 동일한 값이 유지되지 않을 때는 이전값을 그대로 유지하는 신호보정회로를 포함함을 특징으로 하는 위상 보정 회로.
제6항에 있어서, 상기 제2 소정 기간은 소정의 정수 N개의 필드 기간임을 특징으로 하는 위상 보정 회로.
제7항에 있어서, 상기 유지검색회로는

상기 비교회로에 직렬로 연결되며, 홀드신호에 따라 홀드하는 N개의 디형 플롭플롭들;

상기 N개의 디형 플립플롭에서 출력되는 각각의 출력신호가 제1 로직상태인지를 검출해서 제1 액티브신호를 출력하는 제1 게이트; 및

상기 N 개의 디형 플립플롭들에서 출력되는 각각의 출력신호가 제2 로직상태인지를 검출하여 제2 액티브신호를 출력하는 제2 게이트를 포함함을 특징으로 하는 위상 보정 회로.
제8항에 있어서, 상기 신호보정회로는

상기 제1 액티브신호에 따라 피드백입력되는 상기 위상 조정신호를 선택하거나 설정된 제1 로직값을 선택하는 제1 선택기; 및

상기 제2 게이트의 출력신호에 따라 설정된 제2 로직값을 선택하거나 상기 제1 선택기의 출력을 선택해서 위상 조정신호로서 출력하는 제2 선택기를 포함함을 특징으로 하는 위상 보정 회로.
제4항에 있어서, 상기 역위상 판정기는

상기 누적된 값과 문턱값을 비교해서 비교한 결과를 근거로 하여 위상 보정신호를 발생하는 마이크로 프로세서로 되어 있는 것을 특징으로 하는 위상 보정 회로.
(a) 위상 에러를 포함한 일차원 입력신호의 판정 에러를 검출하여 검출된 판정 에러에 응답하여 위상 보정된 신호를 출력하는 단계;

(b) 상기 위상 보정된 신호의 위상이 역위상인지를 검출하여 위상 조정신호를 출력하는 단계; 및

(c) 상기 위상 조정신호에 따라 상기 위상 보정된 신호의 위상을 보정하는 단계를 포함함을 특징으로 하는 위상 보정 방법.
제11항에 있어서, 상기 (b)단계는 알고 있는 신호열과 상기 위상 보정된 신호열을 비교하여 역위상임을 나타내는 위상 조정신호를 출력함을 특징으로 하는 위상 보정 방법.
제11항에 있어서, 상기 (b)단계는 알고 있는 신호열의 부호와 상기 위상 보정된 신호열의 부호를 비교하여 역위상임을 나타내는 위상 조정신호를 출력함을 특징으로 하는 위상 보정 방법.
제11항에 있어서, 상기 (b)단계는 알고 있는 신호열과 상기 위상 보정된 신호열의 비교를 통해 심볼에러인지를 검출하여 역위상임을 나타내는 위상 조정신호를 출력함을 특징으로 하는 위상 보정 방법.
제11항에 있어서, 상기 (b)단계는

(b1) 알고 있는 신호열과 상기 위상 보정된 신호열의 비교를 통해 심볼에러를 검출하는 단계;

(b2) 상기 심볼에러를 제1 소정기간 누적해서 누적값을 출력하는 단계;

(b3) 상기 누적값과 소정의 문턱값을 비교하여 위상 조정신호를 출력하는 단계를 포함함을 특징으로 하는 위상 보정 방법.
제15항에 있어서, 상기 제1 소정 기간은 1 필드 동기 세그먼트의 알고 있는 신호열기간임을 특징으로 하는 위상 보정 방법.
제15항에 있어서, 상기 (b3) 단계는

(b31) 상기 누적값과 문턱값을 비교하여 비교신호를 출력하는 단계;

(b32) 상기 비교신호를 제2 소정 기간 유지되는지를 검색하는 단계; 및

(b33) 상기 제2 소정 기간동안 상기 (b32)단계에서 계속 유지되는 값을 선택하고 상기 제2 소정 기간 동일한 값이 유지되지 않을 때는 이전값을 그대로 유지하는 단계를 포함함을 특징으로 하는 위상 보정 방법.
제17항에 있어서, 상기 제2 소정 기간은 소정의 정수 N개의 필드 기간임을 특징으로 하는 위상 보정 방법.