KR100234350B1 - 화합물 반도체 장치의 제조방법 - Google Patents
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Abstract
이 발명은 화합물 반도체 장치의 제조방법에 관한 것으로, 가시영역내 광파장을 가지는 InGaP로 LD의 활성층을 형성하는 한번의 에피택시에 의해 층들을 결정성장하고 2단계의 메사에칭하여 LD의 N형 전극을 형성하기 위한 캡층을 노출시키고 LD 및 MESFET의 전극들을 형성한다. 따라서, 가시광을 방출하는 LD를 구동소자로 이용되는 MESFET와 동일칩상에 형성하므로 LD의 사용범위를 확대할 수 있으며 제조공정이 간단하다.
Description
제1a∼c도는 이 발명의 일실시예에 따른 화합물 반도체장치의 제조공정도.
제2a∼c도는 이 발명의 다른 실시예에 따른 화합물 밤도체장치의 제조공정도.
제3a∼c도는 이 발명의 또다른 실시예에 따른 화합물 반도체장치의 제조공정도이다.
이 발명은 화합물 반도체 장치의 제조방법에 관한 것으로서, 특히 가시광선을 방출하는 레이저다이오드(Laser Diode : 이하 LD라 칭함)와 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor : 이하 MESFET라 칭함)을 동일한 칩(Chip)에 집적한 화합물 반도체장치의 제조방법에 관한 것이다.
최근 정보통신사회로 급격히 발전해 감에따라 초고소 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다. 상기 화합물 반도체중 GaAs는 고전자 이동도(High electron mobility) 및 번절연성등의 특성을 갖고 있으므로 Si에 비해 동작속도가 빠르고 소비전력이 작다. 따라서, GaAs의 우수한 물적특성을 이용하여 MESFET, 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor) 및 고전자 이동도 트랜지스터(High Electron Mobility Transistor)등과 같은 논리소자들이 개발되고 있다.
상기 MESFET는 GaAs소자들의 기본이 되는 소자로써 소오스 및 드레인 전극을 오믹접촉(Ohmic Contact)시키고 그 사이에 게이트전극을 쇼트키(Schottky Contact)시켜 이 게이트전극에 인가되는 전압에 의해 전류의 흐름을 제어한다.
또한, GaAs는 직접 천이형의 에너지대역(Energy Bandgap)을 가지므로 전자와 정공의 재결합에 의해 빛을 발생하는 광소자에 이용된다. 상기 광소자에는 레이저다이오드와 발광다이오드(LED)등이 있는데, 상기 LED는 발생되는 빛을 자연방출하고 LD는 유도방출한다. 따라서 LD에서 방출되는 빛은 방향성과 간섭성이 있다. LD는 자외선 영역의 빛을 방출하는 것과 가시영역의 빛을 방출하는 것으로 구분된다. 상기 자외선 영역의 빛을 방출하는 LD는 광통산에 이용되며, 상기 가시영역의 빛을 방출하는 LD는 광디스크 메모리(optical disk memory), 정보처리장치(information processing system) 및 He-Ne레이저의 대체용으로 이용된다.
한편, 상기 MESFET등과 같은 논리소자들과 자외선 영역의 빛을 방출하는 LD등의 광소자를 동일 칩상에 형성한 광집적회로소자(Opto-Electronic Integrated Circuit : 이하 OEIC라 칭함)가 제작되어 광통신에 이용되고 있다.
그러나, 가시광을 방출하는 LD와 이 LD를 구동하기 위한 MESFET등과 같은 논리소자들을 동일칩상에 형성한 화합물 반도체 장치에 대한 연구가 이루어지지 않고 있다.
따라서, 본 발명의 목적은 가시광을 방출하는 LD와 MESFET를 동일칩상에 형성한 화합물 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해서 이 발명은 반절연성 반도체 기판상에 제 1 도전형의 캡층, 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도선형의 제 2 클래드층, 제 3 도전형의 버퍼층, 제 1 도선형의 채널층을 한번의 스텝으로 결정성장하는 제 1 공정과, 상기 채널층의 일측에 상기 제 2 클래드층과 겹치도록 제 2 도전형 영역을 형성하는 제 2 공정과, 상기 제 2 도전형 영역의 일측을 메사에칭하여 캡층을 노출시키는 제 3 공정과, 전술한 구조의 전표면에 절연막을 형성하는 제 4 공정과, 상기 채널층의 타측에 상기 버퍼층과 겹치는 제 1 도전형 영역을 형성하는 제 5 공정과, 상기 제 1 및 제 2 도전형 영역의 사이에 상기 반도체 기판과 겹치는 소자분리영역을 형성하는 제 6 공정과, 전극물이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제 7 공정을 구비함을 특징으로 한다.
상기 목적을 달성하기 위하여 이 발명은 반절연성 반도체 기판의 일축을 메사에칭하는 제 1 공정과, 상기 반도체 기판표면에 제 3 도전형의 캡층 및 제 1 도전형의 캡층을 순차적으로 에피택시하는 제 2 공정과, 상기 캡층의 타측표면에 제 1 보호막을 형성하는 제 3 공정과, 상기 제 1 보호막이 형성되지 않은 캡층표면에 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 2 도전형의 전류차단층을 순차적으로 에피택시하는 제 4 공정과, 상기 제 1 보호막을 제거하고 상기 전류차단층에 상기 제 2 클래드층과 겹치는 제 2 도전형 영역을 형성하는 제 5 공정과, 상기 제 2 도전형의 일측을 메사에칭하여 캡층을 노출시키는 제 6 공정과, 전술한 구조의 전표면에 제 2 보호막을 형성하고 상기 타측의 캡층에 상기 버퍼층과 겹치는 제 1 도전형 영역을 형성하는 제 7 공정과, 상기 제 1 및 제 2 도전형 영역사이에 반도체 기판과 겹치는 소자분리영역을 형성하는 제 8 공정과, 전극들이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제 9 공정을 구비함을 특징으로 한다.
상기 목적을 달성하기 위하여 이 발명은 반절연성 반도체 기판상에 제 3 도전형의 버퍼층, 제 1 도전형의 캡층, 제 1 도전형의 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 1 도전형의 전류차단층을 한번의 스텝으로 결정성장하는 제 1 공정과, 상기 전류차단층의 LD영역에 상기 제 2 클래드층과 겹치는 제 2 도전형 영역을 형성하는 제 2 공정과, 상기 LD영역을 제외한 MESFET영역을 메사에칭하여 상기 캡층을 노출시키는 제 3 공정과, 전술한 구조의 전표면에 절연막을 형성하는 제 4 공정과, 상기 MESFET 영역의 캡층에 상기 버퍼층과 겹치는 제 1 도전형 영역을 형성하는 제 5 공정과, 상기 제 1 및 제 2 도전형 영역의 사이에 상기 반도체 기판과 겹치는 소자분리영역을 형성하는 제 6 공정과, 상기 전극들이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제 7 공정을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 1(a)∼(c) 도는 이 발명에 따른 화합물 반도체장치의 제조공정도이다.
제 1(a) 도를 참조하면, 반절연성 GaAs의 반도체 기판(11)상에 MBE(Molecular Beam Epitaxy) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법에 의해 N+형 GaAs의 캡층(13), N형 In1-x(GaAl)xP의 제 1 클래드층(15), In1-xGaxP의 활성층(17), P형 In1-x(GaAl)xP의 제 2 클래드층(19), 불순물이 도핑되지 않은 I형 GaAs의 버퍼층(21) 및 N형 GaAs의 채널층(23)을 한번의 스텝(step)에 의해 순차적으로 적층한다. 상기 캡층(13)은 Si등의 N형 불순물이 1E18∼1E19이온/cm2정도 도핑되어 0.4∼0.6㎛ 두께로 형성된다. 상기 제 1 및 제 2 클래드층(15),(19)은 상기 N형 불순물과 Cd등의 P형 불순물이 각각 5E16∼1E17이온/cm2정도 도핑되어 1.2∼1.6㎛ 정도의 두께로 형성되며, 상기 활성층(17)은 N형, P형 또는 I형중 어느 하나의 도전형을 가지며 0.1∼0,2㎛ 정도의 두께로 형성된다. 상기 활성층(17)은 InGaP의 물질특성에 의해 가시광을 발생한다. 상기 제 1 및 제 2 클래드층(15),(19)은 상기 캡층(13) 및 버퍼층(21)과 격자정합(lattice matching)을 이루기 위해 X가 0.5 정도가 되어야 하며 Al에 의해 광의 굴절율이 상기 활성층(17)보다 크게 되므로 발생된 빛이 상기 활성층(17)에 제한된다. 또한, 상기 버퍼층(21)은 0.7∼1.2㎛ 정도 두께로, 상기 채널층(23)은 N형 불순물이 1E17∼1E18이온/cm2정도 두께로 형성된다.
제 1(b) 도를 참조하면, LD가 형성될 영역(L)의 채널층(23)에 Zn등을 확산시켜 상기 제 2 클래드층(19)과 겹치는 P형 영역(25)을 형성한다. 그 다음, 상기 층들을 메사에칭(mesa etching)하여 상기 캡층(13)을 노출시킨다. 상기 메사에칭은 GaAs계는 황산으로, InGaP계는 HaPO4: HCl 이 1 : 1로 혼합된 것으로 2단계 실시한다. 그 다음 상술한 구조의 전표면에 SiO2또는 SiN4의 절연막(27)을 침적한다.
제 1(c) 도를 참조하면, MESFET가 형성될 영역(M)의 채널층(23)에 Si등을 이온주입하여 상기 버퍼층(21)과 결치는 N형 영역(29)을 형성하고, 상기 P형 영역(25)과 N형 영역(29)의 사이에 수소를 이온주입(Ion Inplantation)에 의하여 LD와 MESFET를 전기적으로 분리하기 위한 소자분리영역(31)을 상기 반도체기판(11)과 겹치도록 형성한다. 그 다음, 전극들이 형성될 부분의 절연막(27)을 제거한 후 LD의 P형, N형 전극들(33),(34)과, MESFET의 게이트 전극(36), 소오스 및 드레인 전극들(37),(38)을 형성한다.
제 2(a)∼(d) 도는 이 발명 다른 실시예에 따른 화합물 반도체 장치의 제조공정도이다.
제 2(a) 도를 참조하면, 반절연성 GaAs의 반도체기판(11)의 영역(L)을 메사에칭(mesa etching)한다. 그 다음, 상기 반도체기판(11)의 표면에 MBE 또는 MOCVD방법에 의한 1차 에피택시에 의해 분순물이 도핑되지 않은 I형 GaAs의 버퍼층(21) 및 N+형 GaAs의 캡층(13)을 형성한다. 상기 버퍼층(21)은 상기 반도체기판(11)의 결함들이 확산되는 것을 방지하는 것이다.
제 2(b) 도를 참조하면, 영역(M)의 캡층(13)의 상부에 SiO2또는 Si3N4등으로 에피마스크(14)를 형성한다. 그 다음, 상기 영역(L)의 캡층(13) 표면에 상기 일단계 결정성장과 동일한 방법으로 2차 에피택시하여 N형 In1-x(GaAl)xP의 제 1 클래드층(15), In1-xGaxP의 활성층(17), P형 In1-x(GaAl)xP의 제 2 클래드층(19), N형 GaAs의 전류차단층(24)을 순차적으로 형성한다. 이때, 상기 에피마스크(14)에 의해 상기 영역(M)에는 결정성장하지 않는다.
제 2(c) 도를 참조하면, 상기 에피마스크(14)를 제거한 후 상기 영역(L)의 전류차단층(24)에 Zn등을 확산시켜 상기 제 2 클래드층(19)과 겹치는 P형 영역(25)을 형성한다. 그 다음, 상기 영역(L)의 일측을 메사에칭하여 상기 캡층(13)을 노출시킨다. 상기 메상에칭은 GaAs계는 황산으로, InGaP계는 HaPO4: HCl 이 1 : 1로 혼합된 것으로 2단계로 실시한다. 그 다음, 상술한 구조의 전표면에 절연막(27)을 침적한다.
제 2(d) 도를 참조하면, 상기 영역(M)의 캡층(13)에 Si등을 이온주입하여 상기 버퍼층(21)과 결치는 N형 영역(29)을 형성한다. 그 다음, 상기 P형 영역(25)과 N형 영역(29)의 사이에 수소이온을 주입하여 LD와 MESFET를 전기적으로 분리하기 위한 소자분리영역(31)을 상기 반도체기판(11)과 겹치도록 형성한다. 계속해서, 전극들이 형성될 부분의 절연막(27)을 제거한 후 LD의 P형, N형 전극들(33), (34)과, MESFET의 게이트 전극(36), 소오스 및 드레인 전극들(37), (38)을 형성한다.
제 3(a)∼(c) 도는 이 발명의 또다른 실시예에 따른 화합물 반도체 장치의 제조공정도이다.
제 3(a) 도를 참조하면, 반절연성 GaAs의 반도체 기판(11)상에 또는 MOCVD방법에 의해 불순물이 도핑되지 않은 I형 GaAs의 버퍼층(21), N+형 GaAs의 캡층(13)과, N형 In1-x(GaAl)xP의 제 1 클래드층(15), In1-xGaxP의 활성층(17), P형 In1-x(GaAl)xP의 제 2 클래드층(19) 및 N형 GaAs의 전류차단층(24)을 한번의 스텝(step)에 의해 순차적으로 적층한다.
제 3(b) 도를 참조하면, 영역(L)의 전류차단층(24)에 Zn등을 확산시켜 상기 제 2 클래드층(19)과 겹치는 P형 영역(25)을 형성한다. 그 다음, 상기 영역(L)을 제외한 영역(M)을 메사에칭(mesa etching)하여 캡층(13)을 노출시킨다. 상기 메사에칭은 GaAs계는 황산으로, InGaP계는 HaPO4: HCl 이 1 : 1로 혼합된 것으로 2단계 실시한다. 그 다음 상술한 구조의 전표면에 SiO2또는 SiN4의 절연막(27)을 침적한다.
제 3(c) 도를 참조하면, 상기 영역(M)의 캡층(13)에 Si등을 이온주입하여 상기 버퍼층(21)과 결치는 N형 영역(29)을 형성하고, 상기 P형 영역(25)과 N형 영역(29)의 사이에 수소이온을 주입하여 상기 반도체기판(11)과 LD와 MESFET를 전기적으로 분리하기 위한 소자분리영역(31)을 형성한다. 그 다음, 전극들이 형성될 부분의 절연막(27)을 제거한 후 LD의 P형, N형 전극들(33), (34)과, MESFET의 게이트 전극(36), 소오스 및 드레인 전극들(37), (38)을 형성한다.
상술한 바와같이 가시영역대의 광파장을 가지는 InGaP로 LD의 활성층을 형성하는 한번 또는 두번의 에피택시에 의해 층들을 결정성장하고 2단계의 메사에칭하여 LD의 N형 전극을 형성하기 위한 캡층을 노출시키고 전극들을 형성한다.
따라서, 이 발명은 가시광을 방출하는 LD를 구동소자로 이용되는 MESFET와 동일칩상에 형성하므로 LD의 사용범위를 확대할 수 있으며 제조공정이 간단한 잇점이 있다.
Claims (9)
- 반절연성 반도체 기판의 일축을 메사에칭하는 제1공정과, 상기 반도체 기판표면에 제3도전형의 캡층 및 제1도전형의 캡층을 순차적으로 에피택시하는 제2공정과, 상기 캡층의 타측표면에 제1보호막을 형성하는 제3공정과, 상기 제1보호막이 형성되지 않은 캡층표면에 제1도전형의 제1클래드층, 활성층, 제2도전형의 제2클래드층 및 제2도전형의 전류차단층을 순차적으로 에피택시하는 제4공정과, 상기 제1보호막을 제거하고 상기 전류차단층에 상기 제2클래드층과 겹치는 제2도전형 영역을 형성하는 제5공정과, 상기 제2도전형의 일측을 메사에칭하여 캡층을 노출시키는 제6공정과, 전술한 구조의 전표면에 제2보호막을 형성하고 그 타측의 캡층에 상기 버퍼층과 겹치는 제1도전형 영역을 형성하는 제7공정과, 상기 제1및 제2도전형 영역사이에 반도체 기판과 겹치는 소자분리영역을 형성하는 제8공정과, 전극들이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제9공정을 구비한 화합물 반도체 장치의 제조방법.
- 제1항에 있어서, 제1도전형은 N형, 제2도전형은 P형, 제3도전형은 I형인 화합물 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체 기판이 GaAs인 화합물 반도체장치의 제조방법.
- 제1항에 있어서, 제2 및 제4공정을 MBE 또는 MOCVD 중 어느하나로 실시하는 화합물 반도체장치의 제조방법.
- 제1항에 있어서, 상기 활성층을 In1-xGaxP로, 제1및 제2클래드층을 In1-x(GaAl)xP로 형성하는 화합물 반도체장치의 제조방법.
- 제5항에 있어서, 상기 X가 0.5정도인 화합물 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제3공정은 채널층 및 버퍼층의 1단계 식각과, 활성층과 제1 및 제2클래드층들의 제2단계식각으로 이루어지는 화합물 반도체장치의 제조방법.
- 반절연성 반도체 기판의 일축을 메사에칭하는 제1공정과, 상기 반도체 기판표면에 제3도전형의 캡층 및 제1도전형의 캡층을 순차적으로 에피택시하는 제2공정과, 상기 캡층의 타측표면에 제1보호막을 형성하는 제3공정과, 상기 제1보호막이 형성되지 않은 캡층표면에 제1도전형의 제1클래드층, 활성층, 제2도전형의 제2클래드층 및 제2클래드층 및 제1도전형의 전류차단층을 순차적으로 에피택시하는 제4공정과, 상기 제1보호막을 제거하고 상기 전류차단층에 상기 제2클래드층과 겹치는 제2도전형 영역을 형성하는 제5공정과, 상기 제2도전형의 일측을 메사에칭하여 캡층을 노출시키는 제6공정과, 전술한 구조의 전표면에 제2보호막을 형성하고 그 타측의 캡층에 상기 버퍼층과 겹치는 제1도전형 영역을 형성하는 제7공정과, 상기 제1및 제2도전형 영역사이에 반도체 기판과 겹치는 소자분리영역을 형성하는 제8공정과, 전극들이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제9공정을 구비한 화합물 반도체 장치의 제조방법.
- 반절연성 반도체 기판상에 제3도전형의 버퍼층, 제1도전형의 캡층, 제1도전형의 클래드층, 활성층, 제2도전형의 제2클래드층 및 제1도전형의 전류차단층을 한번의 스텝으로 결정성장하는 제1공정과, 상기 전류차단층의 LD영역에 상기 제2클래드층과 겹치는 제2도전형 영역을 형성하는 제2공정과, 상기 LD영역을 제외한 MESFET영역을 메사에칭하여 상기 캡층을 노출시키는 제3공정과, 전술한 구조의 전표면에 절연막을 형성하는 제4공정과, 상기 MESFET 영역의 캡층에 상기 버퍼층과 겹치는 제1도전형 영역을 형성하는 제5공정과, 상기 제1및 제2도전형 영역의 사이에 상기 반도체 기판과 겹치는 소자분리영역을 형성하는 제6공정과, 상기 전극들이 형성될 부분의 절연막을 제거하고 LD와 MESFET의 전극들을 형성하는 제7공정을 구비한 화합물 반도체장치의 제조방법.
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| KR1019920005184A KR100234350B1 (ko) | 1992-03-28 | 1992-03-28 | 화합물 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019920005184A KR100234350B1 (ko) | 1992-03-28 | 1992-03-28 | 화합물 반도체 장치의 제조방법 |
Publications (2)
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|---|---|
| KR930020707A KR930020707A (ko) | 1993-10-20 |
| KR100234350B1 true KR100234350B1 (ko) | 1999-12-15 |
Family
ID=19331030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019920005184A KR100234350B1 (ko) | 1992-03-28 | 1992-03-28 | 화합물 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103730478A (zh) * | 2012-10-10 | 2014-04-16 | 三垦电气株式会社 | 半导体发光装置 |
-
1992
- 1992-03-28 KR KR1019920005184A patent/KR100234350B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103730478A (zh) * | 2012-10-10 | 2014-04-16 | 三垦电气株式会社 | 半导体发光装置 |
| KR101493377B1 (ko) | 2012-10-10 | 2015-02-13 | 산켄덴키 가부시키가이샤 | 반도체 발광장치 |
| CN103730478B (zh) * | 2012-10-10 | 2016-05-04 | 三垦电气株式会社 | 半导体发光装置 |
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| Publication number | Publication date |
|---|---|
| KR930020707A (ko) | 1993-10-20 |
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