KR100233280B1 - 미세한 크기의 전계효과 트랜지스터 제조방법 - Google Patents
미세한 크기의 전계효과 트랜지스터 제조방법 Download PDFInfo
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Abstract
반도체 소자의 전계효과 트랜지스터(MOSFET) 제조 방법에 있어서; 반도체 기판 상에 에피택셜막, 게이트 절연막, 게이트 전도막 및 제1질화막을 차례로 형성하는 단계; 게이트 전극이 형성될 부위와 오버랩되는 부위에 감광막 패턴을 형성하고 노출된 상기 제1절연막을 식각하여 패터닝하는 단계; 전체 구조 상부에 저농도 불순물 이온 주입을 실시하여 패터닝된 상기 제1절연막에 가려지지 않는 상기 반도체 기판에 저농도 도핑 영역을 형성하는 단계; 상기 제1절연막 측멱에 제2절연막 스페이서를 형성하는 단계; 상기 제1질화막 패턴과 상기 제2절연막 스페이서를 마스크로 하여 상기 에피택셜층이 드러날때까지 상기 게이트 전도막과 상기 게이트 절연막을 차례대로 식각하여 패터닝하는 단계; 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 본 발명을 실리콘 에피택셜층을 형성함으로써, Boron 주입으로 야기되는 단채널 효과(Short Channel Effect)를 방지하고, 채널 보호를 위해 질화막을 형성함으로써 게이트 전극의 손상을 방지할 수 있는 효과가 있다.
Description
제1(a)도 내지 제1(d)도는 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 에피택셜층
30 : 산화막 40 : 폴리실리콘막
50 : 질화막 60 : 저농도 도핑 영역
70 : TEOS 산화막 80 : 소오스/드레인 영역
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 미세한 크기의 전계효과 트랜지스터(MOSFET) 제조 방법에 관한 것이다.
종래에는 반도체 소자의 전계효과 트랜지스터를 제조할 때, 게이트 전극의 인접한 반도체 기판 표면에 이온 주입을 실시하여 소오스/드레인 영역을 형성하였는데, 이때 트랜지스터의 특성 향상을 위해 LDD(Lightly Doped Drain) 방식이 사용되어 왔으나, 단채널 효과(Short Channel Effect)로 인하여 서브-쿼트 미크론(Sub-Quart Micron)급의 미세 전계효과 트랜지스터(MOSFET) 제조에 제약이 따르는 문제점이 있었다.
또한, 트랜지스터가 서브-쿼트 미크론급까지 미세화되면서 게이트 디그러데이션(degradation) 현상이 문제점이 지적되고 있다.
본 발명은 게이트 전극의 디그러데이션을 방지하고, 단채널 효과를 최소화하는 서브-쿼트 미크론(Sub-Quart Micron)급의 미세한 크기를 갖는 전계효과 트랜지스터(MOSFET) 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 전계효과 트랜지스터 제조 방법은, 실리콘 기판 상에 실리콘 에피택셜막, 게이트 절연막, 게이트 전도막 및 질화막을 차례로 형성하는 제1단계; 상기 질화막을 선택 식각하여 게이트 영역에 오버랩되는 질화막 패턴을 형성하는 제2단계; 상기 질화막 패턴을 이온 주입 마스크로 사용하여 상기 실리콘 기판에 LDD(lightly doped drain) 영역을 형성하는 제3단계; 상기 질화막 패턴의 측벽 부분에 절연막 스페이서를 형성하는 제4단계; 상기 질화막 패턴 및 상기 절연막 스페이서를 식각 마스크로 상기 게이트 절연막까지 선택 식각하여 게이트를 형성하는 제5단계; 및 상기 게이트 양단의 실리콘 기판에 고농도 불순물을 도핑하여 소오스/드레인을 형성하는 제6단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시에를 소개하기로 한다.
첨부된 도면 제1(a)도 내지 제1(d)도는 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조 공정을 나타낸 단면도로서, 이하 이를 참조하여 그 공정을 살펴본다.
먼저, 제1(a)도에 도시된 바와 같이, 실리콘 기판(10)상에 LOCOS(LoCal Oxidation of Silicon) 구조를 형성한 후(도시되지 않음) B-HF(Buffered-HF)에 의해 실리콘 기판(10) 표면의 자연산화막을 제거한 다음, 계속해서, UHV-CVD(Ultra High Vaccum-Chemical Vapor Deposition) 방식에 의해 Si2H6가스 분위기 속에 625℃의 공정 온도를 유지하면서 실리콘 에피택셜층(20)을 예컨대, 300Å 정도 형성시킨다. 이어서, 실리콘 에피택셜층(20) 상부에 게이트 산화막(30)과 폴리실리콘층(40) 그리고 질화막(50)을 증착한다.
이어서, 제1(b)도에 도시된 바와 같이, 게이트 전극과 오버랩되는 부분에 감광막 패턴을 형성하고 식각 공정에 의해 질화막(50)을 패터닝한 다음, 상기 감광막 패턴을 제거한 후 질화막 패턴(50)에 인접한 실리콘 기판 표면에 저농도 불순물 (N-) 이온 주입을 실시하여 저농도 도핑(N-) 영역(60)을 형성시킨다.
계속해서, 제1(c)도에 도시된 바와 같이, 전체 구조 상부에 TEOS(Tetra Ethly Ortho Silicate; 이하 TEOS라 칭함)막을 형성한 후 마스크 없이 비등방성 전면 식각하여 질화막 패턴(50)의 측벽에 TEOS 스페이서 패턴(70)을 형성한다.
끝으로, 제1(d)도에 도시된 바와 같이, 상기 질화막 패턴(50)과 TEOS 스페이서 패턴(70)을 식각 방지막으로 해서 실리콘 에피택셜층(20)이 드러날 때까지 RIE(Reactive Ion Etching)방식에 의해 폴리실리콘막(40)과 게이트 산화막(30)을 식각하여 게이트 전극을 형성하고, 고농도 불순물 (N+) 이온 주입을 실시하여 소오스/드레인 영역(80)을 형성한다.
계속해서, 질화막(50)과 TEOS 스페이서 패턴(70)을 제거하고, RTA(Rapid Thermal Anneal)를 실시한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 실리콘 에피택셜층을 도입하여 보론(Boron) 주입으로 야기되는 단채널 효과(Short Channel Effect)를 방지하는 효과가 있으며, 게이트 전극 상부에 제공되는 질화막 및 절연막 스페이서 구조를 통해 게이트 전극의 디그러데이션을 방지할 수 있는 효과가 있다.
Claims (1)
- 실리콘 기판 상에 실리콘 에피택셜막, 게이트 절연막, 게이트 전도막 및 질화막을 차례로 형성하는 제1단계; 상기 질화막을 선택 식각하여 게이트 영역에 오버랩되는 질화막 패턴을 형성하는 제2단계; 상기 질화막 패턴을 이온 주입 마스크로 사용하여 상기 실리콘 기판에 LDD(lightly doped drain) 영역을 형성하는 제3단계; 상기 질화막 패턴의 측벽 부분에 절연막 스페이서를 형성하는 제4단계; 상기 질화막 패턴 및 상기 절연막 스페이서를 식각 마스크로 상기 게이트 절연막까지 선택 식각하여 게이트를 형성하는 제5단계; 및 상기 게이트 양단의 실리콘 기판에 고농도 불순물을 도핑하여 소오스/드레인을 형성하는 제6단계를 포함하여 이루어진 전계효과 트랜지스터 제조 방법.
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