KR100230390B1

KR100230390B1 - Semiconductor device and manufacturing method thereof

Info

Publication number: KR100230390B1
Application number: KR1019960059183A
Authority: KR
Inventors: 김경훈
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-11-28
Filing date: 1996-11-28
Publication date: 1999-11-15
Also published as: KR19980040059A

Abstract

반도체 메모리 장치 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 메모리 장치에서 제1 스토리지 노드는 반도체 기판상에서 제1 메모리 셀의 활성 영역과 연결되는 플러그 도전층과, 상기 플러그 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제1 핀을 포함하여 빗형 구조(comb-like structure)를 이루고, 제2 스토리지 노드는 상기 반도체 기판상에서 상기 제1 메모리 셀에 측방향으로 인접한 제2 메모리 셀의 활성 영역과 연결되는 도전층과, 상기 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제2 핀을 포함하여 빗형 구조를 이룬다. 상기 제1 핀과 제2 핀은 평면상에서 볼 때 동일 영역 내에서 각각 1개씩 교대로 중첩되도록 형성되어, 상기 제1 스토리지 노드와 상기 제2 스토리지 노드의 결합 구조가 상호 맞물린 빗형 구조를 이룬다.A semiconductor memory device and a method of manufacturing the same are disclosed. In the semiconductor memory device according to the present invention, the first storage node includes a plug conductive layer connected to an active region of the first memory cell on the semiconductor substrate, and extends laterally from the sidewall of the plug conductive layer and spaced apart from each other at regular intervals. A conductive layer including a plurality of first fins to form a comb-like structure, and wherein a second storage node is connected to an active region of a second memory cell laterally adjacent to the first memory cell on the semiconductor substrate; And a plurality of second fins extending laterally from the sidewall of the conductive layer and spaced apart from each other at regular intervals. The first fin and the second fin are alternately overlapped one by one in the same area in plan view, thereby forming a comb-like structure in which a coupling structure of the first storage node and the second storage node is engaged with each other.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor memory device and manufacturing method thereof

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판상에 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에서 커패시터를 구성하는 스토리지 노드가 그 표면적을 최대한 증가시킬 수 있도록 특정한 핀(fin) 구조를 갖는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same. In particular, in a semiconductor memory device including a plurality of memory cells including one transistor and one capacitor on a semiconductor substrate, the storage node constituting the capacitor increases the surface area as much as possible. The present invention relates to a semiconductor memory device having a specific fin structure and a method of manufacturing the same.

디램(DRAM)과 같은 반도체 장치에 있어서, 셀 커패시턴스는 메모리 셀의 독출 능력 및 소프트 에러(soft error) 등과 같은 특성과 깊은 관계가 있으므로, 매우 중요한 인자이다. 그러나, 메모리 소자가 고집적화되면서 메모리 셀의 면적은 급속도로 감소하게 되어 충분한 커패시턴스를 얻지 못하는 문제가 대두되었다. 그에 따라, 좁은 면적에서도 충분한 셀 커패시턴스를 확보할 수 있는 스토리지 전극의 구조를 개선하려는 연구가 꾸준히 진행되어 왔다.In semiconductor devices such as DRAMs, cell capacitance is a very important factor since it has a deep relationship with characteristics such as the readability of a memory cell and soft errors. However, as the memory devices are highly integrated, the area of the memory cells is rapidly reduced, and thus a problem of not obtaining sufficient capacitance has emerged. Accordingly, studies have been made to improve the structure of the storage electrode capable of securing sufficient cell capacitance even in a small area.

스토리지 전극의 구조를 개선하는 대표적인 방법으로서 3차원적 구조의 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 상기 3차원적 구조로는 이중 스택(Double stack)구조, 핀(Fin) 구조, 실린더형 전극(Cylindrical electrode) 구조, 스프레드 스택(Spread stack) 구조 및 박스(box) 구조 등이 그것들이다.As a representative method of improving the structure of the storage electrode, a capacitor having a three-dimensional structure is proposed to improve capacitance. The three-dimensional structure includes a double stack structure, a fin structure, a cylindrical electrode structure, a spread stack structure, a box structure, and the like.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.1A through 1E are cross-sectional views illustrating a manufacturing method of a semiconductor memory device according to the prior art, according to a process sequence.

도 1a 내지 도 1e를 참조하여 종래 기술에 따라 핀 구조의 커패시터를 갖춘 반도체 메모리 장치를 제조하는 방법을 설명하면 다음과 같다.Referring to FIGS. 1A through 1E, a method of manufacturing a semiconductor memory device having a capacitor having a fin structure according to the related art will be described below.

도 1a를 참조하면, 트랜지스터가 형성된 반도체 기판(10)상에 층간절연막(12)을 증착하고, 그 위에 식각 저지층(14)을 증착한다. 연속적으로, 커패시터의 핀 구조를 형성하기 위하여 상기 식각 저지층(14) 위에 복수의 더미(dummy) 산화막(20, 22, 24, 26)과, 도핑된 폴리실리콘으로 이루어지는 복수의 도전층(32, 34, 36)을 1개씩 교번적으로 순차로 적층한다.Referring to FIG. 1A, an interlayer insulating layer 12 is deposited on a semiconductor substrate 10 on which a transistor is formed, and an etch stop layer 14 is deposited thereon. Subsequently, in order to form a fin structure of a capacitor, a plurality of dummy oxide films 20, 22, 24, and 26 are formed on the etch stop layer 14, and a plurality of conductive layers 32 are formed of doped polysilicon. 34, 36) are laminated one by one in turn.

도 1b를 참조하면, 상기 반도체 기판(10)에 형성된 트랜지스터와 후속 공정에서 형성될 커패시터를 연결시키는 콘택을 형성하기 위하여, 통상의 포토리소그래피 공정에 의하여 상기 반도체 기판(10)의 활성 영역의 일부를 노출시키는 콘택홀(h1)을 형성한다.Referring to FIG. 1B, in order to form a contact connecting a transistor formed in the semiconductor substrate 10 and a capacitor to be formed in a subsequent process, a portion of the active region of the semiconductor substrate 10 is formed by a conventional photolithography process. A contact hole h1 for exposing is formed.

도 1c를 참조하면, 도핑된 폴리실리콘을 사용하여 상기 콘택홀(h1)을 채워서 플러그 도전층(50)을 형성한다. 이와 같이 하면, 상기 복수의 도전층(32, 34, 36)과 상기 플러그 도전층(50)과의 연결이 이루어진다.Referring to FIG. 1C, a plug conductive layer 50 is formed by filling the contact hole h1 using doped polysilicon. In this way, the plurality of conductive layers 32, 34, 36 and the plug conductive layer 50 are connected to each other.

도 1d를 참조하면, 스토리지 노드의 형성을 위해 각 커패시터를 분리시키기 위하여, 상기 각 플러그 도전층(50) 사이의 영역에서 상기 교번적으로 적층되어 있는 더미 산화막(20, 22, 24, 26) 및 도전층(32, 34, 36)을 차례로 이방성 식각하여 홀(h2)을 형성한다. 이 때, 상기 식각 저지층(14)의 바로 위에 형성되어 있는 더미 산화막(20)은 상기 홀(h2)이 형성된 영역에서 모두 제거되지 않고 부분적으로 남겨서 상기 식각 저지층(14) 바로 위에 산화막 잔류층(20A)을 잔존시킨다.Referring to FIG. 1D, the dummy oxide layers 20, 22, 24, and 26 alternately stacked in the region between the plug conductive layers 50 so as to separate each capacitor for forming a storage node. The conductive layers 32, 34, and 36 are anisotropically etched one by one to form holes h2. In this case, the dummy oxide layer 20 formed directly on the etch stop layer 14 may be partially removed without being removed in the region where the hole h2 is formed, and thus the oxide layer remaining on the etch stop layer 14. 20A remains.

도 1e를 참조하면, 소정의 식각액을 사용하여 노출된 더미 산화막(22, 24, 26) 및 산화막 잔류층(20A)을 모두 스트립(strip)하여 핀 구조의 스토리지 노드(60)를 형성한다.Referring to FIG. 1E, all of the exposed dummy oxide layers 22, 24, and 26 and the oxide residual layer 20A are stripped using a predetermined etchant to form a finned storage node 60.

그 후, 통상의 방법에 의하여 상기 스토리지 노드에 유전체막과 플레이트 전극을 형성하여 핀 구조의 커패시터를 완성한다.Thereafter, a dielectric film and a plate electrode are formed in the storage node by a conventional method to complete a fin structured capacitor.

그러나, 상기한 바와 같은 종래 기술에 따라서 핀 구조의 커패시터를 제조하는 경우에는 각각의 커패시터를 분리시키는 데 있어서 스토리지 노드의 표면적을 증가시키는 데 한계가 있다. 즉, 상기한 종래의 방법에 의하면, 각 스토리지 노드 사이에서 상호 일정 간격을 유지하게 되므로 측면으로는 더 이상의 면적 확장이 어렵고, 핀 구조를 형성하기 위하여 적층되는 도전층의 수를 증가시키는 방법도 생각해볼 수는 있으나, 이와 같은 경우에는 그 공정이 매우 어려워진다는 문제가 있다.However, in the case of manufacturing a capacitor having a fin structure according to the conventional technique as described above, there is a limit in increasing the surface area of the storage node in separating each capacitor. That is, according to the conventional method described above, since a constant distance is maintained between each storage node, it is difficult to further expand the area on the side surface, and a method of increasing the number of conductive layers stacked to form a fin structure is also considered. You can try, but in this case there is a problem that the process is very difficult.

본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 한 것으로서, 스토리지 노드의 표면적을 효과적으로 증가시킬 수 있도록 특정한 핀 구조를 갖는 커패시터를 갖춘 반도체 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor memory device having a capacitor having a specific fin structure to effectively increase the surface area of a storage node as described above.

본 발명의 다른 목적은 상기한 바와 같은 반도체 메모리 장치의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device as described above.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다.2A to 2H are plan views illustrating a manufacturing method of a semiconductor memory device according to a preferred embodiment of the present invention in order of a process.

도 3a 내지 도 3j는 도 2a 내지 도 2h의 X - X'선에 따른 종단면도에 해당하는 단면도이다.3A to 3J are cross-sectional views corresponding to longitudinal cross-sectional views taken along the line X-X 'of FIGS. 2A to 2H.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판, 102 : 층간절연막100 semiconductor substrate 102 interlayer insulating film

104 : 식각 저지층, 110, 112, 114, 116 : 더미층104: etch stop layer, 110, 112, 114, 116: dummy layer

110A : 더미 잔류층, 122, 124, 126 : 도전층110A: dummy residual layer, 122, 124, 126: conductive layer

120B : 제1 핀, 125 : 라인 패턴120B: first pin, 125: line pattern

127 : 스페이서, 130 : 제1 스토리지 노드127: spacer, 130: first storage node

132 : 더미층, 140 : 제2 스토리지 노드 형성용 도전층132: dummy layer, 140: conductive layer for forming the second storage node

140B : 제2 핀, 150 : 제2 스토리지 노드140B: second pin, 150: second storage node

AA : 활성 영역, FA : 필드 영역AA: active area, FA: field area

H1 : 제1 콘택홀, H2 : 홀H1: first contact hole, H2: hole

H3 : 제2 콘택홀H3: 2nd contact hole

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치는 반도체 기판상에 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 메모리 셀을 복수개 구비하고; 상기 반도체 기판상에서 제1 메모리 셀의 활성 영역과 연결되는 플러그 도전층과, 상기 플러그 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제1 핀을 포함하여 빗형 구조(comb-like structure)를 이루는 제1 스토리지 노드와; 상기 반도체 기판상에서 상기 제1 메모리 셀에 측방향으로 인접한 제2 메모리 셀의 활성 영역과 연결되는 도전층과, 상기 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제2 핀을 포함하여 빗형 구조를 이루는 제2 스토리지 노드를 포함한다. 상기 제1 핀과 제2 핀은 평면상에서 볼 때 동일 영역 내에서 각각 1개씩 교대로 중첩되도록 형성되어, 상기 제1 스토리지 노드와 상기 제2 스토리지 노드의 결합 구조가 상호 맞물린 빗형 구조를 이룬다.In order to achieve the above object, a semiconductor memory device according to the present invention comprises a plurality of memory cells consisting of one transistor and one capacitor on a semiconductor substrate; A comb-shaped structure (comb) includes a plug conductive layer connected to an active region of a first memory cell on the semiconductor substrate, and a plurality of first fins extending laterally from the sidewall of the plug conductive layer and spaced apart from each other by a predetermined interval. a first storage node forming a like-like structure; A conductive layer connected to an active region of a second memory cell laterally adjacent to the first memory cell on the semiconductor substrate, and a plurality of second extending laterally from the sidewall of the conductive layer and spaced apart from each other by a predetermined interval; And a second storage node comprising a pin to form a comb structure. The first fin and the second fin are alternately overlapped one by one in the same area in plan view, thereby forming a comb-like structure in which a coupling structure of the first storage node and the second storage node is engaged with each other.

바람직하게는, 상기 제1 메모리 셀과 제2 메모리 셀은 각각의 활성 영역의 장축 방향에서 인접하게 배치된다.Preferably, the first memory cell and the second memory cell are disposed adjacent to each other in the long axis direction of each active region.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치의 제조 방법에 있어서, 트렌지스터가 형성된 반도체 기판상에 층간절연막과 식각 저지층을 차례로 증착하는 단계와, 상기 식각 저지층 위에 제1 절연 물질로 이루어지는 복수의 더미층과 복수의 도전층을 각각 교번적으로 순차로 증착하는 단계와, 상기 반도체 기판의 활성 영역의 일부를 노출시키는 제1 콘택홀을 상기 활성 영역의 횡방향에서 상기 활성 영역의 폭보다 더 큰 폭을 가지도록 형성하는 단계와, 상기 제1 콘택홀 내에 제1 도전 물질을 채워서 플러그 도전층을 형성하는 단계와, 상기 플러그 도전층의 폭과 동일한 폭을 가지고 상기 활성 영역의 종방향과 평행한 방향으로 연장되는 라인 패턴이 형성되도록 상기 순차로 적층된 복수의 더미층 및 도전층을 부분적으로 제거하는 단계와, 상기 라인 패턴의 측벽에 제2 도전 물질로 이루어지는 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 라인 패턴이 상기 활성 영역의 종방향에서 복수의 커패시터 형성 영역으로 분할될 수 있도록 상기 라인 패턴상에서 상기 활성 영역의 일부와 다른 부분에 해당하는 위치에서 상기 더미층 및 도전층을 차례로 제거하여 홀을 형성하는 단계와, 상기 결과물상에 남아 있는 모든 더미층을 모두 제거하여 제1 스토리지 노드를 형성하는 단계와, 상기 결과물상에서 노출된 모든 표면을 덮되, 상기 복수의 도전층 사이의 공간 내에 소정 크기의 공간을 남기는 두께를 가지도록 제2 절연 물질로 이루어지는 더미층을 형성하는 단계와, 상기 홀에 의해 노출된 영역에 상기 반도체 기판의 활성 영역의 다른 부분을 노출시키는 제2 콘택홀을 형성하는 단계와, 상기 결과물 전면에 제3 도전 물질을 증착하여 제2 스토리지 노드 형성용 도전층을 형성하는 단계와, 상기 제2 스토리지 노드 형성용 도전층의 상면을 제거하여 제2 스토리지 노드를 형성하는 단계와, 상기 제2 절연 물질로 이루어지는 더미층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor memory device including a plurality of memory cells consisting of one transistor and one capacitor on a semiconductor substrate, wherein the interlayer insulating film and the etching are performed on the semiconductor substrate on which the transistor is formed. Sequentially depositing a stop layer, sequentially depositing a plurality of dummy layers and a plurality of conductive layers of a first insulating material on the etch stop layer, respectively, and a portion of an active region of the semiconductor substrate Forming a first contact hole to be exposed to have a width greater than a width of the active area in a transverse direction of the active area, and forming a plug conductive layer by filling a first conductive material in the first contact hole And extending in a direction parallel to the longitudinal direction of the active region with a width equal to the width of the plug conductive layer. Partially removing the plurality of dummy layers and the conductive layers sequentially stacked such that a line pattern is formed; forming a spacer made of a second conductive material on the sidewall of the line pattern; Holes are formed by sequentially removing the dummy layer and the conductive layer at positions corresponding to a portion different from a portion of the active region on the line pattern so that the line pattern may be divided into a plurality of capacitor forming regions in the longitudinal direction of the active region. Forming a first storage node by removing all of the dummy layers remaining on the resultant; and covering all exposed surfaces on the resultant, the space having a predetermined size in a space between the plurality of conductive layers. Forming a dummy layer made of a second insulating material to have a thickness leaving the hole; Forming a second contact hole exposing another portion of the active region of the semiconductor substrate in the exposed region, and depositing a third conductive material on the entire surface of the resultant to form a conductive layer for forming a second storage node And removing a top surface of the conductive layer for forming a second storage node to form a second storage node, and removing a dummy layer made of the second insulating material. It provides a manufacturing method.

바람직하게는, 상기 제1 절연 물질 및 제2 절연 물질로서 HTO(High Temperature Oxide), BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), P-SiH₄산화막(Plasma enhanced SiH₄산화막), P-TEOS(Plasma enhanced Tetraethyl orthosilicate), AP-SiH₄산화막(Atmosphere Pressure SiH₄산화막), LTO(Low Temperature Oxide) 및 SOG(Spin on Glass)로 이루어지는 군에서 선택된 어느 하나를 사용하고, 제1, 제2 및 제3 도전 물질은 각각 도핑된 폴리실리콘이다. 더욱 바람직하게는, 상기 도핑된 폴리실리콘 내에 함유되는 불순물은 비소(As) 또는 인(P)이다.Preferably, as the first insulating material and the second insulating material, high temperature oxide (HTO), boro-phospho-silicate glass (BPSG), phospho-silicate glass (PSG), boro-silicate glass (BPG), and p- Group consisting of SiH ₄ oxide (Plasma enhanced SiH ₄ oxide), P-TEOS (Plasma enhanced Tetraethyl orthosilicate), AP-SiH ₄ oxide (Atmosphere Pressure SiH ₄ oxide), Low Temperature Oxide (LTO) and Spin on Glass (SOG) Using any one selected from, the first, second and third conductive materials are each doped polysilicon. More preferably, the impurity contained in the doped polysilicon is arsenic (As) or phosphorus (P).

또한 바람직하게는, 상기 홀을 형성하는 단계에서 상기 더미층의 식각시에 상기 식각 저지층의 바로 위에 형성되어 있는 더미층은 상기 홀이 형성되는 영역에서 완전히 제거되지 않고 부분적으로 남아서 상기 식각 저지층의 바로 위에 더미 잔류층을 형성한다.Also preferably, in the forming of the hole, the dummy layer formed immediately above the etch stop layer when the dummy layer is etched may remain partially in the region where the hole is formed and partially remain to remove the etch stop layer. Form a dummy residual layer directly on top of.

또한 바람직하게는, 상기 제1 절연 물질로 이루어지는 복수의 더미층은 각각 200 ∼ 4000Å의 두께로 형성되고, 상기 복수의 도전층은 각각 200 ∼ 4000Å의 두께로 형성된다. 또한, 상기 제2 절연 물질로 이루어지는 더미층은 200 ∼ 2000Å의 두께로 형성되고, 상기 제2 스토리지 노드 형성용 도전층은 200 ∼ 2000Å의 두께로 형성된다.Also preferably, the plurality of dummy layers made of the first insulating material are each formed to a thickness of 200 to 4000 kPa, and the plurality of conductive layers are each formed to a thickness of 200 to 4000 kPa. The dummy layer made of the second insulating material is formed to a thickness of 200 to 2000 GPa, and the second storage node forming conductive layer is formed to a thickness of 200 to 2000 GPa.

또한 바람직하게는, 상기 제2 스토리지 노드 형성용 도전층의 상면을 제거하는 단계는, 상기 제2 스토리지 노드 형성용 도전층중 상기 제2 콘택홀의 상부에 해당하는 영역에 형성된 공간부를 포토레지스트 물질로 채우는 단계와, 상기 포토레지스트 물질을 마스크로하여 제2 스토리지 노드 형성용 도전층중 노출된 상면을 에치백하는 단계를 포함한다.Also preferably, the removing of the upper surface of the conductive layer for forming the second storage node may include forming a space formed in the region corresponding to the upper portion of the second contact hole in the conductive layer for forming the second storage node with a photoresist material. And filling the exposed upper surface of the conductive layer for forming a second storage node using the photoresist material as a mask.

또는, 상기 제2 스토리지 노드 형성용 도전층의 상면을 제거하는 단계는, 상기 제2 절연 물질로 이루어지는 더미층을 식각 종말점으로하여 상기 제2 스토리지 노드 형성용 도전층의 상면을 CMP(Chemical Mechanical Polishing) 공정에 의하여 제거하는 단계를 포함할 수 있다.Alternatively, the removing of the upper surface of the conductive layer for forming the second storage node may include chemical mechanical polishing of the upper surface of the conductive layer for forming the second storage node using the dummy layer formed of the second insulating material as an etch endpoint. ) May be removed by a process.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 3a 내지 도 3j는 그 단면도로서 도 2a 내지 도 2h의 X - X'선에 따른 종단면도에 해당한다.2A to 2H are plan views according to a process sequence in order to explain a method of manufacturing a semiconductor memory device according to a preferred embodiment of the present invention. FIGS. 3A to 3J are cross-sectional views of FIGS. 2A to 2H. Corresponds to the longitudinal section along the X 'line.

도 2a 내지 도 2h 및 도 3a 내지 도 3j를 참조하여 본 발명의 바람직한 실시예에 따라 특정한 핀 구조를 갖는 커패시터를 갖춘 반도체 메모리 장치를 제조하는 방법을 설명하면 다음과 같다.A method of manufacturing a semiconductor memory device having a capacitor having a specific fin structure according to a preferred embodiment of the present invention will be described with reference to FIGS. 2A to 2H and 3A to 3J as follows.

도 2a 및 도 3a를 참조하면, 활성 영역(AA)과 필드 영역(FA)이 한정된 반도체 기판(100)상에 층간절연막(102)과 식각 저지층(104)을 차례로 증착한다. 그 후, 커패시터의 핀 구조를 형성하기 위하여, 상기 식각 저지층(104) 위에 절연 물질로 이루어지는 복수의 더미층(110, 112, 114, 116)과, 도핑된 폴리실리콘으로 이루어지는 복수의 도전층(122, 124, 126)을 각각 교번적으로 순차로 증착한다.2A and 3A, an interlayer insulating film 102 and an etch stop layer 104 are sequentially deposited on the semiconductor substrate 100 having the active area AA and the field area FA defined therein. Thereafter, in order to form a fin structure of the capacitor, a plurality of dummy layers 110, 112, 114, and 116 made of an insulating material on the etch stop layer 104, and a plurality of conductive layers made of doped polysilicon ( 122, 124, 126 are deposited one after the other in turn.

여기서, 상기 더미층(110, 112, 114, 116)을 형성하기 위한 절연 물질로서 HTO(High Temperature Oxide), BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), P-SiH₄산화막(Plasma enhanced SiH₄산화막), P-TEOS(Plasma enhanced Tetraethyl orthosilicate), AP-SiH₄산화막(Atmosphere Pressure SiH₄산화막), LTO(Low Temperature Oxide) 및 SOG(Spin on Glass)로 이루어지는 군에서 선택된 어느 하나를 사용할 수 있다. 상기 더미층(110, 112, 114, 116)은 각각의 두께를 약 200 ∼ 4000Å으로 하는 것이 바람직하다.Here, as an insulating material for forming the dummy layers 110, 112, 114, and 116, high temperature oxide (HTO), boro-phospho-silicate glass (BPSG), phospho-silicate glass (PSG), and borgo- BSG (BSG) Silicate Glass, P-SiH ₄ Oxide (Plasma enhanced SiH ₄ Oxide), Plasma enhanced Tetraethyl orthosilicate (P-TEOS), AP-SiH ₄ Oxide (Atmosphere Pressure SiH ₄ Oxide), Low Temperature Oxide (LTO) and Spin (SOG) on Glass) can be used any one selected from the group consisting of. It is preferable that the dummy layers 110, 112, 114, and 116 have respective thicknesses of about 200 to 4000 mW.

또한, 상기 도전층(122, 124, 126)을 구성하는 도핑된 폴리실리콘 내에 함유되는 불순물은 비소(As) 또는 인(P)인 것이 바람직하며, 상기 도전층(122, 124, 126)의 두께는 각각 약 200 ∼ 4000Å으로 하는 것이 바람직하다.In addition, the impurities contained in the doped polysilicon constituting the conductive layers 122, 124, and 126 may be arsenic (As) or phosphorus (P), and the thickness of the conductive layers 122, 124, and 126 may be used. Is preferably about 200 to 4000 kPa, respectively.

도 2b 및 도 3b를 참조하면, 통상의 포토리소그래피 공정을 이용하여 상기 반도체 기판(100)의 활성 영역(AA) 일단부를 노출시키도록 상기 더미층(110, 112, 114, 116), 도전층(122, 124, 126), 식각 저지층(104) 및 층간절연막(102)을 위로부터 차례로 건식 식각하여, 상기 활성 영역(AA)의 횡방향에서 상기 활성 영역(AA)의 폭인 제1 폭(W1)보다 약간 더 큰 제2 폭(W2)을 가지는 제1 콘택홀(H1)을 형성한다. 이 때, 상기 식각시에는 식각되는 상기 층들간의 식각 선택비가 낮은 조건을 사용하여 동시에 1회의 식각으로 상기 제1 콘택홀(H1)을 형성하는 것이 바람직하다.2B and 3B, the dummy layers 110, 112, 114, and 116 and the conductive layer may be exposed to expose one end of the active region AA of the semiconductor substrate 100 using a conventional photolithography process. 122, 124, 126, the etch stop layer 104, and the interlayer dielectric layer 102 are sequentially dry-etched from above to form a first width W1 that is a width of the active region AA in the transverse direction of the active region AA. A first contact hole H1 having a second width W2 slightly larger than) is formed. In this case, it is preferable to form the first contact hole H1 in one etching at the same time using a condition that the etching selectivity between the layers to be etched is low during the etching.

그 후, 도 3c에 도시한 바와 같이, 상기 결과물상에 도전 물질, 예를 들면 도핑된 폴리실리콘을 증착한 후 다시 에치백하는 방법으로 상기 제1 콘택홀(H1) 내부를 도전 물질, 예를 들면 도핑된 폴리실리콘으로 채워서 플러그 도전층(120)을 형성함으로써, 도 2b에 도시한 바와 같은 제1 콘택(120A)을 형성한다.Thereafter, as illustrated in FIG. 3C, a conductive material, for example, a doped polysilicon is deposited on the resultant and then etched back to form a conductive material, for example, in the first contact hole H1. For example, the plug conductive layer 120 is formed by filling with doped polysilicon to form the first contact 120A as shown in FIG. 2B.

도 2c를 참조하면, 상기 순차로 적층된 복수의 더미층(110, 112, 114, 116)과, 복수의 도전층(122, 124, 126)을 식각에 의해 부분적으로 제거하여 상기 제1 콘택(120A), 즉 플러그 도전층(120)의 폭과 동일한 제2 폭(W2)을 가지고 상기 활성 영역(AA)의 종방향과 평행한 방향으로 연장되는 라인 패턴(125)을 형성한다. 이로써, 도 2d에서 볼 때 횡방향에서는 각 커패시터를 형성할 영역이 상기 라인 패턴(125)에 의해 각각 구분된다.Referring to FIG. 2C, the plurality of dummy layers 110, 112, 114, and 116 sequentially stacked and the plurality of conductive layers 122, 124, and 126 are partially removed by etching to form the first contact ( 120A, that is, a line pattern 125 having a second width W2 equal to the width of the plug conductive layer 120 and extending in a direction parallel to the longitudinal direction of the active area AA is formed. As a result, in FIG. 2D, regions in which the capacitors are to be formed are divided by the line patterns 125 in the lateral direction.

도 2d를 참조하면, 상기 라인 패턴(125)의 측벽중 상기 활성 영역(AA)의 종방향과 평행한 방향으로 연장되는 측벽에 도전 물질, 예를 들면 도핑된 폴리실리콘으로 이루어지는 스페이서(127)를 형성한다.Referring to FIG. 2D, a spacer 127 made of a conductive material, for example, doped polysilicon, is formed on a sidewall of the line pattern 125 extending in a direction parallel to the longitudinal direction of the active region AA. Form.

도 2e 및 도 3d를 참조하면, 도 2e에서 볼 때 종방향에서 상기 스페이서(127)를 포함하는 라인 패턴(125)을 복수의 커패시터 형성 영역으로 분할시키기 위하여, 상기 각 플러그 도전층(120) 사이의 영역중 상기 활성 영역(AA)의 타단부에 해당하는 위치에서 상기 교번적으로 적층되어 있는 더미층(110, 112, 114, 116) 및 도전층(122, 124, 126)을 차례로 이방성 식각하여 홀(H2)을 형성한다. 바람직하게는, 상기 식각시에는 식각되는 상기 층들간의 식각 선택비가 낮은 조건을 사용하여 동시에 1회의 식각으로 상기 홀(H2)을 형성한다. 이 때, 상기 홀(H2)은 상기 라인 패턴(125) 및 그 측벽에 형성된 스페이서(127)가 종방향에서 상기 홀(H2)에 의해 완전히 분리될 수 있는 폭으로 형성한다.2E and 3D, in order to divide the line pattern 125 including the spacer 127 into a plurality of capacitor formation regions in the longitudinal direction in FIG. 2E, between the respective plug conductive layers 120. The alternatingly stacked dummy layers 110, 112, 114, and 116 and the conductive layers 122, 124, and 126 are sequentially anisotropically etched at positions corresponding to the other end of the active region AA in the region of The hole H2 is formed. Preferably, during the etching, the hole H2 is simultaneously formed in one etching using a condition in which the etching selectivity between the layers to be etched is low. In this case, the hole H2 is formed in a width such that the spacer pattern 127 formed in the line pattern 125 and the sidewall thereof can be completely separated by the hole H2 in the longitudinal direction.

또한, 상기 식각시에는 상기 식각 저지층(104)의 바로 위에 형성되어 있는 더미층(110)은 상기 홀(H2)이 형성되는 영역에서 완전히 제거되지 않고 부분적으로 남겨서 상기 식각 저지층(104)의 바로 위에 더미 잔류층(110A)을 잔존시킨다. 이로써, 도 2e에서 볼 때 횡방향 및 종방향에서 커패시터를 형성할 영역이 각각 구분된다.In addition, during the etching process, the dummy layer 110 formed directly on the etch stop layer 104 may be partially removed without being completely removed from the region where the hole H2 is formed. The dummy residual layer 110A remains immediately above. As a result, in FIG. 2E, the regions in which the capacitors are to be formed in the transverse direction and the longitudinal direction are respectively divided.

도 3e를 참조하면, 소정의 식각액을 사용하여 상기 결과물상에 남아 있는 모든 더미층(110, 112, 114, 116) 및 더미 잔류층(110A)을 모두 스트립하여, 상기 플러그 도전층(120)의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제1 핀(120B)을 갖춘 제1 스토리지 노드(130)를 형성한다. 상기 제1 스토리지 노드(130)는 상기 플러그 도전층(120) 및 상기 플러그 도전층(120)의 측벽으로부터 횡방향으로 연장된 복수의 제1 핀(120B)에 의하여 빗형 구조(comb-like structure)를 이루게 된다. 여기서, 상기 제1 스토리지 노드(130)는 상기 도 2e의 종방향으로 측벽에 도전 물질로 이루어지는 스페이서(127)가 형성된 독립된 핀 구조의 스토리지 노드로 된다.Referring to FIG. 3E, all of the dummy layers 110, 112, 114, and 116 and the dummy residual layer 110A remaining on the resultant are stripped using a predetermined etchant to form the plug conductive layer 120. A first storage node 130 is formed with a plurality of first pins 120B extending laterally from the sidewalls and spaced apart from each other at regular intervals. The first storage node 130 has a comb-like structure by the plug conductive layer 120 and the plurality of first fins 120B extending laterally from sidewalls of the plug conductive layer 120. Will be achieved. Here, the first storage node 130 is an independent fin structured storage node in which spacers 127 made of a conductive material are formed on sidewalls in the longitudinal direction of FIG. 2E.

도 2f 및 도 3f를 참조하면, 각각 독립된 구조의 상기 제1 스토리지 노드(130)가 형성된 결과물 전면에 절연 물질을 사용하여 더미층(132)을 형성한다. 이 때, 상기 더미층(132)은 상기 제1 핀(120B)의 각각의 단부 영역 주위(132A) 및 상기 스페이서(127)의 위에도 골고루 증착되도록 한다. 단, 이 때 상기 제1 스토리지 노드(130)에서 상기 제1 핀(120B) 사이의 상하 간격에 의해 형성되는 공간이 상기 더미층(132)에 의해 매워지지 않는 두께로 상기 더미층(132)을 형성한다. 바람직하게는, 상기 더미층(132)의 두께는 약 200 ∼ 2000Å으로 하며, 상기 제1 핀(120B) 사이의 상하 간격 내에서 약 200 ∼ 4000Å의 공간이 남도록 한다. 상기 더미층(132)을 형성하기 위한 절연 물질로서 상기 더미층(110, 112, 114, 116) 형성시와 마찬가지로 HTO, BPSG, PSG, BSG, P-SiH₄산화막, P-TEOS, AP-SiH₄산화막, LTO 및 SOG로 이루어지는 군에서 선택된 어느 하나를 사용할 수 있다.2F and 3F, the dummy layer 132 is formed using an insulating material on the entire surface of the resultant structure in which the first storage node 130 having the independent structure is formed. In this case, the dummy layer 132 may be evenly deposited around the end region 132A of the first fin 120B and on the spacer 127. In this case, the dummy layer 132 may be formed to a thickness such that the space formed by the vertical gap between the first pins 120B in the first storage node 130 is not filled by the dummy layer 132. Form. Preferably, the dummy layer 132 has a thickness of about 200 to 2000 microns, and a space of about 200 to 4000 microns is left within the vertical gap between the first fins 120B. As an insulating material for forming the dummy layer 132, HTO, BPSG, PSG, BSG, P-SiH ₄ oxide film, P-TEOS, and AP-SiH as in the case of forming the dummy layers 110, 112, 114, and 116. Any one selected from the group consisting of _quaternary oxide film, LTO and SOG can be used.

도 2g 및 도 3g를 참조하면, 통상의 포토리소그래피 공정을 이용하여 상기 반도체 기판(100)의 각 활성 영역(AA)의 타단부를 노출시키도록, 상기 홀(H2)에 의해 노출된 상기 더미층(132)의 부분에서 상기 더미층(132), 식각 저지층(102) 및 층간절연막(102)을 차례로 건식 식각하여, 상기 제1 콘택홀(H1)의 폭(W2)과 대략 동일한 폭을 가지는 제2 콘택홀(H3)을 상기 홀(H2)의 내부에 형성한다. 바람직하게는, 상기 식각시에는 식각되는 상기 층들간의 식각 선택비가 낮은 조건을 사용하여 동시에 1회의 식각으로 상기 제2 콘택홀(H3)을 형성한다.2G and 3G, the dummy layer exposed by the hole H2 to expose the other end of each active region AA of the semiconductor substrate 100 using a conventional photolithography process. In the portion 132, the dummy layer 132, the etch stop layer 102, and the interlayer insulating layer 102 are sequentially dry-etched to have a width substantially equal to the width W2 of the first contact hole H1. The second contact hole H3 is formed in the hole H2. Preferably, during the etching, the second contact hole H3 is formed in one etching at the same time by using a condition where the etching selectivity between the layers to be etched is low.

도 3h를 참조하면, 상기 제2 콘택홀(H3)이 형성된 결과물 전면에 도전 물질, 예를 들면 폴리실리콘을 증착하여 제2 스토리지 노드 형성용 도전층(140)을 형성한다. 이 때, 상기 제2 스토리지 노드 형성용 도전층(140)은 상기 제2 콘택 홀(H3) 내부 및 상기 제1 스토리지 노드(130)의 제1 핀(120B) 각각의 사이의 공간이 모두 채워지도록 형성한다. 바람직하게는, 상기 제2 스토리지 노드 형성용 도전층(140)의 두께를 약 200 ∼ 2000Å으로 한다.Referring to FIG. 3H, a conductive material, for example, polysilicon is deposited on the entire surface of the resultant product in which the second contact hole H3 is formed to form a conductive layer 140 for forming a second storage node. At this time, the conductive layer 140 for forming the second storage node may fill the space between the second contact hole H3 and each of the first fins 120B of the first storage node 130. Form. Preferably, the thickness of the conductive layer 140 for forming the second storage node is about 200 to 2000 mW.

도 2h 및 도 3i를 참조하면, 상기 제2 스토리지 노드 형성용 도전층(140)의 상면을 제거한다. 그 결과, 상기 제2 스토리지 노드 형성용 도전층(140)의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제2 핀(140B)을 갖춘 제2 스토리지 노드(150)를 형성한다. 상기 제2 스토리지 노드(150)는 상기 제2 스토리지 노드 형성용 도전층(140)과, 그 측벽으로부터 횡방향으로 연장되어 있는 복수의 제2 핀(140B)에 의하여 빗형 구조를 이루게 된다.2H and 3I, the top surface of the conductive layer 140 for forming the second storage node is removed. As a result, a second storage node 150 having a plurality of second fins 140B extending laterally from the sidewall of the conductive layer 140 for forming the second storage node and spaced apart from each other by a predetermined interval is formed. . The second storage node 150 has a comb structure by the conductive layer 140 for forming the second storage node and the plurality of second fins 140B extending laterally from the sidewall thereof.

상기와 같이 상기 제2 스토리지 노드 형성용 도전층(140)의 상면을 제거하기 위한 한가지 방법으로서, 먼저 상기 제2 스토리지 노드 형성용 도전층(140)중 상기 제2 콘택홀(H3)의 상부에 해당하는 영역에 형성된 공간부(S)를 포토레지스트 물질(도시 생략)로 채운 후, 상기 포토레지스트 물질을 마스크로하여 상기 제2 스토리지 노드 형성용 도전층(140)중 노출된 상면을 에치백하여 제거한다. 또는, 상기 제2 스토리지 노드 형성용 도전층(140)의 상면을 제거하기 위한 다른 방법으로서, 상기 더미층(132)을 식각 종말점으로하여 상기 제2 스토리지 노드 형성용 도전층(140)의 상면을 CMP(Chemical Mechanical Polishing) 공정에 의하여 제거할 수도 있다.As a method for removing the top surface of the conductive layer 140 for forming the second storage node as described above, first, the upper portion of the second contact hole H3 of the conductive layer 140 for forming the second storage node is formed. After filling the space S formed in the corresponding region with a photoresist material (not shown), the exposed upper surface of the conductive layer 140 for forming the second storage node is etched back using the photoresist material as a mask. Remove Alternatively, as another method for removing the upper surface of the conductive layer 140 for forming the second storage node, the upper surface of the conductive layer 140 for forming the second storage node is formed by using the dummy layer 132 as an etching end point. It may be removed by a chemical mechanical polishing (CMP) process.

그 결과, 도 2h 및 도 3i로부터 알 수 있는 바와 같이(도 2h에는 편의상 부분적으로만 도시함), 상기 반도체 기판(100)의 평면에서 볼 때 동일 영역 내에서 상기 제1 스토리지 노드(130)의 제1 핀(120B)과 상기 제2 스토리지 노드(150)의 제2 핀(140B)이 교대로 중첩되어 동일 공간을 점유하게 되고, 이와 같은 구조에 의하여 상기 제1 스토리지 노드(130)와 제2 스토리지 노드(150)의 결합 구조가 상호 맞물린 빗형 구조를 이루게 된다.As a result, as can be seen from FIGS. 2H and 3I (shown only partially for convenience in FIG. 2H), the first storage node 130 is located within the same area in plan view of the semiconductor substrate 100. The first pin 120B and the second pin 140B of the second storage node 150 are alternately overlapped to occupy the same space, and according to such a structure, the first storage node 130 and the second pin 140B are overlapped. The coupling structure of the storage nodes 150 forms an interdigital comb structure.

도 3j를 참조하면, 소정의 식각액을 사용하여 상기 결과물상에 남아 있는 더미층(132)을 모두 스트립한다.Referring to FIG. 3J, all of the dummy layers 132 remaining on the resultant are stripped using a predetermined etchant.

그 후, 통상의 방법에 의하여 상기 제1 스토리지 노드(130) 및 제2 스토리지 노드(150)에 유전체막과 플레이트 전극을 형성하여, 이웃하는 스토리지 노드 사이에서 각 스토리지 노드의 핀이 상호 중첩되는 상태로 커패시터를 완성한다.Thereafter, a dielectric film and a plate electrode are formed on the first storage node 130 and the second storage node 150 by a conventional method, and pins of the storage nodes overlap each other between neighboring storage nodes. To complete the capacitor.

상기한 바와 같은 본 발명의 바람직한 실시예에 따라 제조된 반도체 메모리 장치에서는 각 커패시터를 구성하는 스토리지 노드가 빗형 구조를 가지고, 각 스토리지 노드의 핀들이 이웃하는 커패시터를 구성하는 스토리지 노드의 핀들과 상호 중첩되도록 형성되어 평면상에서 볼 때 동일한 공간을 점유하게 되고 이웃하는 2개의 스토리지 노드의 결합 구조가 상호 맞물린 빗형 구조를 이루게 된다. 따라서, 종래 기술에 비하여 인접하는 스토리지 노드간의 간격을 좁힐 수 있으므로 반도체 소자의 고집적화에 유리하며, 스토리지 노드의 표면적을 효과적으로 증가시킬 수 있게 된다.In the semiconductor memory device manufactured according to the preferred embodiment of the present invention as described above, the storage node constituting each capacitor has a comb-shaped structure, and the pins of each storage node overlap each other with the pins of the storage node constituting the neighboring capacitor. It is formed so as to occupy the same space in plan view, and the combined structure of two neighboring storage nodes forms a comb-like structure. Therefore, the spacing between adjacent storage nodes can be narrowed, compared to the prior art, which is advantageous for high integration of semiconductor devices, and can effectively increase the surface area of the storage node.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

반도체 기판상에 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서,In a semiconductor memory device comprising a plurality of memory cells consisting of one transistor and one capacitor on a semiconductor substrate,

상기 반도체 기판상에서 제1 메모리 셀의 활성 영역과 연결되는 플러그 도전층과, 상기 플러그 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제1 핀을 포함하여 빗형 구조(comb-like structure)를 이루는 제1 스토리지 노드와,A comb-shaped structure (comb) includes a plug conductive layer connected to an active region of a first memory cell on the semiconductor substrate, and a plurality of first fins extending laterally from the sidewall of the plug conductive layer and spaced apart from each other by a predetermined interval. a first storage node forming a like-like structure,

상기 반도체 기판상에서 상기 제1 메모리 셀에 측방향으로 인접한 제2 메모리 셀의 활성 영역과 연결되는 도전층과, 상기 도전층의 측벽으로부터 횡방향으로 연장되고 상호 일정 간격씩 이격되어 있는 복수의 제2 핀을 포함하여 빗형 구조를 이루는 제2 스토리지 노드를 포함하고,A conductive layer connected to an active region of a second memory cell laterally adjacent to the first memory cell on the semiconductor substrate, and a plurality of second extending laterally from the sidewall of the conductive layer and spaced apart from each other by a predetermined interval; A second storage node comprising a pin to form a comb structure;

상기 제1 핀과 제2 핀은 평면상에서 볼 때 동일 영역 내에서 각각 1개씩 교대로 중첩되도록 형성되어, 상기 제1 스토리지 노드와 상기 제2 스토리지 노드의 결합 구조가 상호 맞물린 빗형 구조를 이루는 것을 특징으로 하는 반도체 메모리 장치.The first fin and the second fin are alternately overlapped one by one in the same area in plan view, and form a comb-like structure in which a coupling structure of the first storage node and the second storage node is interlocked with each other. A semiconductor memory device.

제1항에 있어서, 상기 제1 메모리 셀과 제2 메모리 셀은 각각의 활성 영역의 장축 방향에서 인접하게 배치된 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the first memory cell and the second memory cell are adjacent to each other in the long axis direction of each active region.

반도체 기판상에 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치의 제조 방법에 있어서,In the manufacturing method of a semiconductor memory device comprising a plurality of memory cells consisting of one transistor and one capacitor on a semiconductor substrate,

트렌지스터가 형성된 반도체 기판상에 층간절연막과 식각 저지층을 차례로 증착하는 단계와,Sequentially depositing an interlayer insulating film and an etch stop layer on the semiconductor substrate on which the transistor is formed;

상기 식각 저지층 위에 제1 절연 물질로 이루어지는 복수의 더미층과 복수의 도전층을 각각 교번적으로 순차로 증착하는 단계와,Alternately sequentially depositing a plurality of dummy layers and a plurality of conductive layers each of the first insulating material on the etch stop layer;

상기 반도체 기판의 활성 영역의 일부를 노출시키는 제1 콘택홀을 상기 활성 영역의 횡방향에서 상기 활성 영역의 폭보다 더 큰 폭을 가지도록 형성하는 단계와,Forming a first contact hole exposing a portion of an active region of the semiconductor substrate to have a width greater than a width of the active region in a transverse direction of the active region;

상기 제1 콘택홀 내에 제1 도전 물질을 채워서 플러그 도전층을 형성하는 단계와,Forming a plug conductive layer by filling a first conductive material in the first contact hole;

상기 플러그 도전층의 폭과 동일한 폭을 가지고 상기 활성 영역의 종방향과 평행한 방향으로 연장되는 라인 패턴이 형성되도록 상기 순차로 적층된 복수의 더미층 및 도전층을 부분적으로 제거하는 단계와,Partially removing the plurality of dummy and conductive layers sequentially stacked such that a line pattern having a width equal to the width of the plug conductive layer and extending in a direction parallel to the longitudinal direction of the active region is formed;

상기 라인 패턴의 측벽에 제2 도전 물질로 이루어지는 스페이서를 형성하는 단계와,Forming a spacer made of a second conductive material on sidewalls of the line patterns;

상기 스페이서를 포함하는 라인 패턴이 상기 활성 영역의 종방향에서 복수의 커패시터 형성 영역으로 분할될 수 있도록 상기 라인 패턴상에서 상기 활성 영역의 일부와 다른 부분에 해당하는 위치에서 상기 더미층 및 도전층을 차례로 제거하여 홀을 형성하는 단계와,The dummy layer and the conductive layer are sequentially rotated at a position corresponding to a portion different from a portion of the active region on the line pattern so that the line pattern including the spacer may be divided into a plurality of capacitor formation regions in the longitudinal direction of the active region. Removing to form a hole,

상기 결과물상에 남아 있는 모든 더미층을 모두 제거하여 제1 스토리지 노드를 형성하는 단계와,Removing all of the dummy layers remaining on the resultant to form a first storage node;

상기 결과물상에서 노출된 모든 표면을 덮되, 상기 복수의 도전층 사이의 공간 내에 소정 크기의 공간을 남기는 두께를 가지도록 제2 절연 물질로 이루어지는 더미층을 형성하는 단계와,Forming a dummy layer made of a second insulating material to cover all surfaces exposed on the resultant, and to have a thickness leaving a space of a predetermined size in a space between the plurality of conductive layers;

상기 홀에 의해 노출된 영역에 상기 반도체 기판의 활성 영역의 다른 부분을 노출시키는 제2 콘택홀을 형성하는 단계와,Forming a second contact hole in a region exposed by the hole to expose another portion of an active region of the semiconductor substrate;

상기 결과물 전면에 제3 도전 물질을 증착하여 제2 스토리지 노드 형성용 도전층을 형성하는 단계와,Depositing a third conductive material on the entire surface of the resultant to form a conductive layer for forming a second storage node;

상기 제2 스토리지 노드 형성용 도전층의 상면을 제거하여 제2 스토리지 노드를 형성하는 단계와,Removing a top surface of the conductive layer for forming a second storage node to form a second storage node;

상기 제2 절연 물질로 이루어지는 더미층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Removing the dummy layer made of the second insulating material.

제3항에 있어서, 상기 제1 절연 물질 및 제2 절연 물질로서 HTO(High Temperature Oxide), BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), P-SiH₄산화막(Plasma enhanced SiH₄산화막), P-TEOS(Plasma enhanced Tetraethyl orthosilicate), AP-SiH₄산화막(Atmosphere Pressure SiH₄산화막), LTO(Low Temperature Oxide) 및 SOG(Spin on Glass)로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The method of claim 3, wherein the first and second insulating materials include High Temperature Oxide (HTO), Boro-Phospho-Silicate Glass (BPSG), Phospho-Silicate Glass (PSG), Boro-Silicate Glass (BSG), P-SiH ₄ oxide (Plasma enhanced SiH ₄ oxide), P-TEOS (Plasma enhanced Tetraethyl orthosilicate), AP-SiH ₄ oxide (Atmosphere Pressure SiH ₄ oxide), Low Temperature Oxide (LTO) and Spin on Glass (SOG) A method for manufacturing a semiconductor memory device, using any one selected from the group consisting of:

제3항에 있어서, 제1, 제2 및 제3 도전 물질은 각각 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.4. The method of claim 3 wherein the first, second and third conductive materials are each doped polysilicon.

제5항에 있어서, 상기 도핑된 폴리실리콘 내에 함유되는 불순물은 비소(As) 또는 인(P)인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The method of claim 5, wherein the impurity contained in the doped polysilicon is arsenic (As) or phosphorus (P).

제3항에 있어서, 상기 홀을 형성하는 단계에서 상기 더미층의 식각시에 상기 식각 저지층의 바로 위에 형성되어 있는 더미층은 상기 홀이 형성되는 영역에서 완전히 제거되지 않고 부분적으로 남아서 상기 식각 저지층의 바로 위에 더미 잔류층을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.4. The etch stop of claim 3, wherein the dummy layer formed immediately above the etch stop layer when the dummy layer is etched in the forming of the hole is partially removed without being completely removed from a region where the hole is formed. A dummy residual layer is formed directly on the layer.

제3항에 있어서, 상기 제1 절연 물질로 이루어지는 복수의 더미층은 각각 200 ∼ 4000Å의 두께로 형성되고, 상기 복수의 도전층은 각각 200 ∼ 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.4. The semiconductor memory device according to claim 3, wherein the plurality of dummy layers made of the first insulating material are each formed to a thickness of 200 to 4000 GPa, and the plurality of conductive layers are each formed to a thickness of 200 to 4000 GPa. Method of preparation.

제3항에 있어서, 상기 제2 절연 물질로 이루어지는 더미층은 200 ∼ 2000Å의 두께로 형성되고, 상기 제2 스토리지 노드 형성용 도전층은 200 ∼ 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.4. The semiconductor memory device according to claim 3, wherein the dummy layer made of the second insulating material is formed to a thickness of 200 to 2000 microseconds, and the conductive layer for forming the second storage node is formed to a thickness of 200 to 2000 microseconds. Method of preparation.

제3항에 있어서, 상기 제2 스토리지 노드 형성용 도전층의 상면을 제거하는 단계는,The method of claim 3, wherein the removing of the top surface of the conductive layer for forming the second storage node comprises:

상기 제2 스토리지 노드 형성용 도전층중 상기 제2 콘택홀의 상부에 해당하는 영역에 형성된 공간부를 포토레지스트 물질로 채우는 단계와,Filling a space formed in a region corresponding to an upper portion of the second contact hole of the conductive layer for forming the second storage node with a photoresist material;

상기 포토레지스트 물질을 마스크로하여 제2 스토리지 노드 형성용 도전층중 노출된 상면을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And etching back the exposed top surface of the conductive layer for forming a second storage node using the photoresist material as a mask.

상기 제2 절연 물질로 이루어지는 더미층을 식각 종말점으로하여 상기 제2 스토리지 노드 형성용 도전층의 상면을 CMP(Chemical Mechanical Polishing) 공정에 의하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And removing a top surface of the conductive layer for forming a second storage node by a chemical mechanical polishing (CMP) process by using the dummy layer made of the second insulating material as an etching end point. Way.