KR100228352B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조방법
2. 발명이 해결하려고 하는 기술적 과제
콘택홀이 형성될 인접부위에 식각장벽용 물질막을 마련해둔 상태에서 콘택홀 형성 공정을 진행함으로써, 비교적 간단한 공정으로 인접한 전극간의 단락을 방지할 수 있는 콘택홀을 형성하기 위한 반도체 소자 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
게이트 전극 측벽의 산화막 스페이서 형성 이후 식각장벽용 물질막을 웨이퍼 전면에 증착한 후, 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀이 동시에 개방되게 설계된 마스크를 사용하여 오버래이(overlay)를 정확하게 맞춘 다음, 이를 식각마스크로 상기 식각장벽용 물질막을 식각하여 상기 콘택홀이 열릴 부위에 잔류시킨 다음, 콘택홀 형성 공정을 진행함으로써, 인접 전극간의 단락을 방지할 수 있는 콘택홀을 형성하기 위한 반도체 소자 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정중 콘택홀 형성방법에 이용됨.
Description
본 발명은 반도체 소자 제조 공정 중 상·하부 전도막간의 전기적 연결을 위한 반도체 장치의 콘택홀 형성방법에 관한 것이다.
일반적으로 반도체 제조 공정중 비트라인 또는 워드라인과 같은 연결선, 전하저장전극 및 금속배선 형성등 상·하부 전도막간의 전기적 연결을 위해 소정의 콘택을 필요로 하게 된다.
반도체 소자가 점차 고집적화되어 감에따라 기존의 다이렉트(Direct) 콘택홀(Contact)로는 집적도에 따른 정확도를 따라갈 수 없어 종래에는 상기와 같은 상·하부 전도막간의 전기적 연결을 위해 다이렉트(Direct) 콘택홀(Contact)을 뚫은 후, 상기 다이렉트 콘택홀 측벽에 스페이서(Spacer)를 형성하여 인접 전극와 단락(Short)을 방지하기 위한 SOSCON(Silicon Oxide Spacer CONtact)구조의 콘택홀을 형성하거나, 질화막(Nitride)과 산화막(Oxide)간의 식각(Etch) 선택비를 이용하여 셀프 얼라인 콘택(Self Align Contact)을 형성하는 NB SAC(Nitride Barrier Self Align Contact) 구조의 콘택홀을 형성하였다.
그러나, 상기 SOSCON(Silicon Oxide Spacer CONtact) 구조의 콘택홀의 경우 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀 등 오버레이(Overlay)를 정확하게 맞추어야 하는 층(Layer)이 많아 공정 진행이 어려우며, 매 콘택홀(Contact) 마다 스페이서(Spacer)형성 공정을 진행해야 하므로, 공정이 매우 복잡해질 뿐만 아니라, 오버레이(Overlay)가 크게 벗어나면 상기 콘택홀 측벽에 형성된 스페이서(Spacer)로는 인접 전극과의 단락을 방지할 수 없는 문제점이 있었다.
또한, 상기 NB SAC(Nitride Barrier Self Align Contact) 구조의 콘택홀의 경우 콘택홀(Contact) 식각 레시피 (Etch Recipe)를 정밀하게 잡아야 하는 어려움이 있으며, 전하저장전극의 콘택홀의 경우에는 콘택홀(Contact) 깊이가 깊어 실제로는 산화막(Oxide)에 대한 질화막(Nitride)의 식각(Etch) 선택비가 원하는 만큼 나오지 않기 때문에 사전에 전하저장전극 콘택홀에 미리 플러그용 물질막을 마련해두어야 하므로 공정이 매우 복잡해지는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 콘택홀이 형성될 인접부위에 식각장벽용 물질막을 마련해둔 상태에서 콘택홀 형성 공정을 진행하므로써, 비교적 간단한 공정으로 인접한 전극간의 단락을 방지할 수 있는 콘택홀을 형성하기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(d)도는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 게이트 전극 14,19 : 하드 마스크용 산화막
15 : 산화막 스페이서 16 : 질화막
17,20,24 : 층간 절연막 18 : 비트라인 전극
21 : 전하저장전극 22 : 유전막
23 : 플래이트 전극 25 : 금속배선
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 제1 절연막 스페이서를 형성하는 단계; 전체구조 상부에 상기 제1 절연막 스페이서와 소정의 식각 선택비를 갖는 제2 절연막을 형성하는 단계; 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀 형성용 마스크를 사용하여 상기 제2 절연막을 식각하는 단계; 전체구조 상부에 제1 층간 절연막을 형성한 후, 비트라인 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 비트라인 콘택홀을 형성하는 단계; 전체구조 상부에 비트라인 전극용 전도막 및 하드마스크용 물질막을 형성하고, 비트라인 형성용 마스크를 사용하여 상기 하드 마스크용 물질막 및 비트라인 전극용 전도막을 식각하여 비트라인을 형성하는 단계; 전체구조 상부에 제2 층간 절연막을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 전하저장전극 콘택홀을 형성하는 단계; 전체 구조 상부에 전하저장전극용 전도막을 형성하고 식각하여 전하저장전극을 형성하는 단계; 전체 구조 상부에 유전막 및 플래이트 전극을 형성하는 단계; 전체구조 상부에 제3 층간 절연막을 형성하고, 금속배선 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 금속배선 콘택홀을 형성하는 단계; 및 전체구조 상부에 금속막을 형성하고, 식각하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 게이트 전극 측벽의 산화막 스페이서 형성 이후 상기 산화막(oxide)에 대한 식각 선택비(etch selectivity)가 큰 물질을 식각장벽막으로 웨이퍼(wafer) 전면에 증착한 후, 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀이 동시에 개방되게 설계된 마스크(Mask)를 사용하여 오버래이(overlay)를 정확하게 맞춘 다음, 이를 식각마스크로 상기 식각장벽막을 식각하여 상기 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀이 열릴 부위에 잔류시킴으로써 이후의 콘택홀 형성 공정시 식각장벽막으로 작용하도록하여 인접 전극간의 단 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1(a)도 내지 제1(d)도는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 제1(a)도는 반도체 기판(11) 상에 게이트 산화막(12), 게이트 전극용 폴리실리콘막(13) 및 제1하드 마스크용 산화막(14)을 형성하고, 게이트 전극 마스크를 사용하여 상기 제1 하드 마스크용 산화막(14), 게이트 전극용 폴리실리콘막(13) 및 게이트 산화막(12)을 선택식각하여 게이트 전극을 형성한 후, 상기 게이트 전극 측벽에 및 산화막 스페이서(15)를 형성하고, 전체구조 상부에 상기 산화막 스페이서(15)와 식각선택비가 높은 질화막(16)을 형성한 다음, 전체구조 상부에 포토레지스트를 형성하고, 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀이 동시에 개방되도록 만든 마스크를 사용하여 포토레지스트 패턴(도시하지 않음)을 형성 한 후, 상기 포토레지스트 패턴을 식각마스크로 상기 질화막(16)을 선택식각한 것을 도시한 것이다.
이때, 상기 질화막(16)은 이후에 계속되는 콘택홀 형성 공정시 오정렬에 의한 인접 전극간의 단락을 방지하기위한 식각장벽막으로 형성하는데, 상기 질화막(16) 식각을 위한 포토레지스트 패턴은 현 사진 장비의 오버래이(Overlay) 능력과 최소 디파인 크기(Minimum Define Size)등을 고려하여 최소 콘택홀 사이즈로 형성하기 위하여 E-Beam이나 X-Ray를 이용하여 패터닝할 수 있다.
이어서, 제1(b)도는 전체구조 상부에 제1 층간 절연막(17)을 형성하고, 비트라인 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 소정부위의 반도체 기판(11)이 노출되는 비트라인 콘택홀을 형성한 후, 전체구조 상부에 비트라인 형성용 폴리실리콘막(18) 및 제2 하드 마스크용 산화막(19)을 형성한 다음, 비트라인 형성용 마스크를 사용하여 상기 제2 하드 마스크용 산화막(19) 및 비트라인 형성용 폴리실리콘막(18)을 선택식각하여 비트라인을 형성한 것을 도시한 것이다.
이때, 상기 비트라인 콘택홀 형성을 위한 식각 공정시 현 포토 장비의 공정한계로 인해 발생한 오정렬이 발생하여 설계상의 DICD(Develop Inspection Critical Demension)와 최종적으로 형성된 콘택홀의 FICD(Final Inspeciton Critical Demension)간의 차가 발생하게 되더라도 상기 질화막(16)이 식각장벽막으로 작용하여 상기 게이트 전극과 상기 비트라인과의 단락 현상을 방지할 수 있다.
계속해서, 제1(c)도는 전체구조 상부에 제2 층간 절연막(20)을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 소정부위의 반도체 기판(11)이 노출되는 전하저장전극 콘택홀을 형성한 후, 통상적인 실린더형 전하저장전극 형성 공정을 거쳐 상기 전하저장전극 콘택홀을 통하여 소정부위의 반도체 기판(11)에 콘택되는 실린더형의 전하저장전극(21)을 형성한 다음, 전체구조 상부에 유전막(22) 및 플래이트 전극용 폴리실리콘막(23)을 형성하고, 플래이트 전극용 마스크를 사용하여 상기 플래이트 전극용 폴리실리콘막(23) 및 유전막(22)을 선택식각한 것을 도시한 것이다.
한편, 상기 전하저장전극 콘택홀 형성 공정시 상기 비트라인과의 단락을 방지하기 위하여 상기 비트라인 상부에 형성되는 하드 마스크용 산화막(19) 대신 질화막을 사용하거나, 상기 전하저장전극 콘택홀 SOSCON 구조로 형성할 수 있다.
마지막으로, 제1(d)도는 전체구조 상부에 제3 층간 절연막(24)을 형성하고, 금속 배선 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 금속배선 콘택홀을 형성한후, 전체구조 상부에 금속막을 형성하고, 금속배선 형성용 마스크를 사용한 식각 공정에 의해 상기 금속막을 식각하여 금속배선(25)을 형성한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 콘택홀이 형성될 이외의 지역에 식각장벽용 물질막을 미리 마련해둔 상태에서 다이렉트 콘택홀(Direct Contact)형성 공정에 의해 콘택홀을 형성함으로써, 기존의 SOSCON 구조의 콘택홀 형성 공정에 비해 게이트 전극과 이후에 형성될 비트라인 콘택홀, 전하저징전극 콘택홀 및 금속배선 콘택홀과의 오버래이(Overlay)와 임계치수(Critical Demension)의 부담이 적고, 공정 단순화를 꾀할 수 있다.
또한, NB SAC 구조의 콘택홀 형성 공정에 비해 식각 레시피(Etch Recipe) 개발의 부담이 매우 작아 전하저장전극 콘택홀에 플러그 형성 공정을 진행할 필요가 없으므로 공정 단순화를 꾀할 수 있다.
한편, 본 발명은 고가의 스테퍼(Stepper)장비 사용을 한 층(Layer)으로하여 상기와 같은 콘택홀 형성 공정을 진행할 수 있어 집적도가 높은 최상위의 디램(DRAM)의 개발 뿐만아니라, 상용의 디램(DRAM)의 양산에 적용시 원가 절감의 효과를 기대할 수 있다.
Claims (6)
- 반도체 기판상에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 제1 절연막 스페이서를 형성하는 단계; 전체구조 상부에 상기 제1 절연막 스페이서와 소정의 식각 선택비를 갖는 제2 절연막을 형성하는 단계; 비트라인 콘택홀, 전하저장전극 콘택홀 및 금속배선 콘택홀 형성용 마스크를 사용하여 상기 제2 절연막을 식각하는 단계; 전체구조 상부에 제1 층간 절연막을 형성한 후, 비트라인 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 비트라인 콘택홀을 형성하는 단계; 전체구조 상부에 비트라인 전극용 전도막 및 하드 마스크용 물질막을 형성하고, 비트라인 형성용 마스크를 사용하여 상기 하드 마스크용 물질막 및 비트라인 전극용 전도막을 식각하여 비트라인을 형성하는 단계; 전체구조 상부에 제2 층간 절연막을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 전도막을 형성하고, 식각하여 전하저장전극을 형성하는 단계; 전체구조 상부에 유전막 및 플래이트 전극을 형성하는 단계; 전체구조 상부에 제3 층간 절연막을 형성하고, 금속배선 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 금속배선 콘택홀을 형성하는 단계; 및 전체구조 상부에 금속막을 형성하고, 식각하여 금속배선을 형성하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
- 제1항에 있어서, 상기 전하저장전극 콘택홀을 형성하는 단계와 전체구조 상부에 전하저장전극용 전도막을 형성하고, 식각하여 전하저장전극을 형성하는 단계 사이에 산화막을 증착하고, 마스크없이 비등방성 식각하여 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 제1 절연막 스페이서는 산화막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 제2 절연막은 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 하드 마스크용 물질막은 산화막인 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 하드 마스크용 물질막은 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
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