KR100224666B1

KR100224666B1 - Power control circuit of semiconductor device

Info

Publication number: KR100224666B1
Application number: KR1019960062131A
Authority: KR
Inventors: 감선혜; 전준영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-05
Filing date: 1996-12-05
Publication date: 1999-10-15
Also published as: JPH10177781A; TW328131B; KR19980044105A

Abstract

저 전력 셀프 리프레쉬 모드에서도 안정적으로 전원을 공급하기 위한 반도체 장치의 전원 제어 회로가 개시되어 있다. 제1 및 제2 전원 전압 발생부는 전원 전압(VINT)이 각각 소정 제1 및 제2 기준 전압 이상인 경우에는 전원 전압을 출력하고 이하인 경우에는 그 출력이 디스에이블된다. 제1 기준 전압은 제2 기준 전압보다 높다. 래치 논리 수단은 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타낸다.A power supply control circuit of a semiconductor device for stably supplying power even in a low power self refresh mode is disclosed. The first and second power supply voltage generators output the power supply voltage when the power supply voltage VINT is greater than or equal to the predetermined first and second reference voltages, respectively, and outputs the power supply voltage when the power supply voltage VINT is greater than or equal to the predetermined voltage. The first reference voltage is higher than the second reference voltage. The latch logic means calls the output of the first power supply voltage generator VCCH1, the output of the second power supply voltage generator VCCH2, its own output is called VCCH, and the output of its own previous state is called PVCCH. Output characteristics such as

VCCH1VCCH1 VCCH2VCCH2 PVCCHPVCCH VCCHVCCH 상관없음Does not matter 00 상관없음Does not matter 00 00 VINTVINT 00 00 00 VINTVINT VINTVINT VINTVINT VINTVINT VINTVINT 상관없음Does not matter VINTVINT

래치 논리 수단의 출력에 의하여 로우 어드레스 스트로브 버퍼가 구동된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.The row address strobe buffer is driven by the output of the latch logic means. Therefore, during power-up, the low address strobe buffer is operated after the power supply voltage becomes above the first reference voltage, and once the power is supplied, the low address strobe buffer is activated only when the power supply voltage falls below the second reference voltage. Power supply to the power supply is cut off.

Description

반도체 장치의 전원 제어 회로Power supply control circuit of semiconductor device

본 발명은 반도체 장치의 전원 제어 회로에 관한 것으로, 특히 파워-업시 인-러쉬(In-rush) 전류에 의한 오동작을 방지하기 위한 반도체 메모리 장치의 전원 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply control circuit of a semiconductor device, and more particularly, to a power supply control circuit of a semiconductor memory device for preventing malfunction due to in-rush current during power-up.

반도체 메모리 장치에 외부로부터 전원 공급이 시작되면 전원 전압 레벨이 일정 기간동안 불안정하게 되며 초기에 많은 과다 전류(In-Rush current)가 흐르게 된다. 따라서, 반도체 메모리 장치의 동작을 안정시키기 위해서는 전원 전압의 레벨이 일정 레벨 이상인 경우에만 동작이 이루어지도록 할 필요가 있다.When power is supplied from the outside to the semiconductor memory device, the power supply voltage level becomes unstable for a certain period of time and a large amount of in-rush current flows initially. Therefore, in order to stabilize the operation of the semiconductor memory device, it is necessary to perform the operation only when the level of the power supply voltage is higher than or equal to a predetermined level.

도 1은 종래 기술에 따른 반도체 메모리 장치의 전원 제어 회로를 나타낸 블럭도로서, 전원 전압 발생부(110), 로우 어드레스 스트로브 버퍼(120)로 구성되어 있다. 반도체 메모리 장치는 칩 외부에서 인가되는 전원 전압을 내부 전압 변환 회로(IVC; Internal Voltage Converter)를 이용하여 내부 전원 전압(VINT)으로 변환시킨다. 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 소정 기준 전압(VREF) 이상인 경우에는, 그 출력(VCCHE)이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 소정 기준 전압(VREF) 보다 작은 경우에는 그 출력(VCCHE)이 접지 레벨이 된다. 전압 발생부(110)의 출력(VCCHE)은 로우 어드레스 스트로브 버퍼(120)의 전원으로서 공급된다. 따라서, 로우 어드레스 스트로브 버퍼(120)는 내부 전원 전압(VINT)이 기준 전압(VREF)보다 낮은 경우에는 동작하지 아니하고 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에만 동작된다.1 is a block diagram illustrating a power supply control circuit of a semiconductor memory device according to the related art, and includes a power supply voltage generator 110 and a row address strobe buffer 120. The semiconductor memory device converts a power supply voltage applied from the outside of the chip into an internal power supply voltage VINT using an internal voltage converter (IVC). When the internal power supply voltage VINT is greater than or equal to the predetermined reference voltage VREF, the power supply voltage generator 110 has an output VCCHE equal to the internal power supply voltage VINT, and the internal power supply voltage VINT equals the predetermined reference voltage. If less than VREF, its output VCCHE is at ground level. The output VCCHE of the voltage generator 110 is supplied as a power source of the row address strobe buffer 120. Therefore, the row address strobe buffer 120 does not operate when the internal power supply voltage VINT is lower than the reference voltage VREF, and operates only when the internal power supply voltage VINT is greater than or equal to the reference voltage VREF.

동기식 다이내믹 랜덤 액세스 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호는 데이타 읽기/쓰기 동작을 트리거하는 신호로서의 역할을 한다. 따라서, 로우 어드레스 스트로브 버퍼가 동작되지 않게 되면, 이에 관련된 반도체 메모리 동작이 모두 이루어지지 않게 된다. 즉, 반도체 메모리 장치는 내부 전원 전압(VINT)이 기준 전압(VREF) 이상이고 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 활성화되고, 내부 전원 전압(VINT)이 적정 전압보다 낮아지면 비활성화된다.In a synchronous dynamic random access semiconductor memory device, the row address strobe signal serves as a signal that triggers a data read / write operation. Therefore, when the row address strobe buffer is not operated, all of the semiconductor memory operations related thereto are not performed. That is, the semiconductor memory device is activated when the internal power supply voltage VINT is greater than or equal to the reference voltage VREF and the row address strobe signal RASB is active, and is deactivated when the internal power supply voltage VINT is lower than an appropriate voltage.

도 2는 도 1에 도시된 반도체 장치의 전원 제어 회로에 동작을 나타내는 그래프로서, 참조 부호 201은 내부 전원 전압(VINT)을 나타내고 참조 부호 202는 전원 전압 발생부(110)의 출력을 나타낸다. 도 2에서 알 수 있는 바와 같이, 전원 전압 발생부(110)의 출력은, 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에는 내부 전원 전압(VINT)과 동일하고, 내부 전원 전압(VINT)이 기준 전압(VREF) 보다 낮은 경우에는 접지 레벨이 된다.FIG. 2 is a graph illustrating an operation of the power supply control circuit of the semiconductor device illustrated in FIG. 1, wherein reference numeral 201 denotes an internal power supply voltage VINT and reference numeral 202 denotes an output of the power supply voltage generator 110. As can be seen in FIG. 2, the output of the power supply voltage generator 110 is equal to the internal power supply voltage VINT when the internal power supply voltage VINT is greater than or equal to the reference voltage VREF, and the internal power supply voltage VINT. ) Is lower than the reference voltage VREF to ground level.

여기서, 기준 전압(VREF)이 높게 설정되면 반도체 메모리 장치의 저 전력 동작에 대한 마진이 없게 되며, 기준 전압(VREF)이 지나치게 낮게 되면 파워-업시 과다 전류를 방지할 수 없게 된다. 이를 설명하면 다음과 같다.Here, if the reference voltage VREF is set high, there is no margin for low power operation of the semiconductor memory device. If the reference voltage VREF is too low, excessive current cannot be prevented during power-up. This is described as follows.

도 3은 저 전력 셀프 리프레쉬 모드에서의 신호들의 타이밍도를 나타낸 것이며, 다음 표 1은 NEC사의 저 전력 셀프 리프레쉬 모드에서의 사양(SPEC)을 나타낸 것이다.3 is a timing diagram of signals in a low power self refresh mode, and Table 1 below shows a specification (SPEC) in NEC's low power self refresh mode.

ADDRESS/WEBADDRESS / WEB 상관없음Does not matter DQDQ Hi-ZHi-Z Vent/VopVent / Vop 3.0 V / 2.5 V3.0 V / 2.5 V tA[min]tA [min] 0.5[ms]0.5 [ms] tB[min]tB [min] 0.0[s]0.0 [s] tC[min]tC [min] 256[ms]256 [ms]

도 3 및 표 1에서 참조 부호 Vent는 반도체 메모리 장치가 정상 동작을 하는 경우에 전원 전압 레벨을 나타낸 것이고, 참조 부호 Vop는 저 전력 동작시의 전압 레벨을 나타낸다.In FIG. 3 and Table 1, reference numeral Vent denotes a power supply voltage level when the semiconductor memory device operates normally, and reference numeral Vop denotes a voltage level during low power operation.

도 3을 참조하면, 컬럼 어드레스 스트로브 신호(CASB)가 신호가 로우 레벨로 액티브된 후 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되면, 저 전력(low power) 모드가 설정된다. 참조 부호 tB는 저 전력 모드를 설정하기 위하여 로우 어드레스 스트로브 신호(RASB)가 액티브된 후 전원 레벨(VCC)이 천이하기 시작하는 시점까지의 시간을 나타낸다. 참조 부호 tA는 전원 레벨(VCC)이 고 전원 레벨(Vent)에서 저 전원 레벨(Vop)로 천이하거나 또는 그 반대로 천이하는데 걸리는 시간을 나타낸다. 참조 부호 tC는 전원 레벨(VCC)이 고 전원 레벨(Vent)로 복귀한 후 저 전력 모드에서 정상 동작 모드로 복귀하기까지 걸리는 시간을 나타낸다.Referring to FIG. 3, if the column address strobe signal CASB is activated at a low level after the signal is activated at a low level, a low power mode is set. Reference numeral tB denotes a time from when the row address strobe signal RASB is activated to set the low power mode until the time when the power supply level VCC starts to transition. Reference sign tA denotes the time taken for the power supply level VCC to transition from the high power supply level Vent to the low power supply level Vop or vice versa. Reference numeral tC denotes the time taken from the low power mode to the normal operation mode after the power supply level VCC returns to the high power supply level Vent.

이와 같이 저 전력 셀프 리프레쉬 모드를 설정하는 것은 반도체 장치에서 소모되는 전력을 감소시키기 위한 것이다. 특히, 밧데리에 의하여 전원이 공급되는 랩탑 컴퓨터, 노트-북 PC 등과 같은 기기에서는 전력 소모를 감소시켜, 장시간 사용할 수 있도록 하는 것이 매우 중요하다.Thus, setting the low power self refresh mode is to reduce power consumed in the semiconductor device. In particular, in devices such as laptop computers and notebook PCs powered by batteries, it is very important to reduce power consumption and to use them for a long time.

도 4는 도 1에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작 특성을 설명하기 위한 그래프이다. 도 4에서 참조 부호 211은 전원 전압 발생부(110)의 출력을 나타내고 참조 부호 212는 내부 전원 전압(VINT)을 나타낸다. 파워-업시에 전원 전압 발생부(110)는 그로 인가되는 내부 전원 전압(VINT)이 기준 전압(VREF)에 도달하기 전까지는 그 출력이 접지 레벨이고, 그로 인가되는 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에는 그 출력이 내부 전원 전압(VINT)과 같은 레벨이 된다. 파워-다운시에도 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 기준 전압(VREF) 이하로 떨어지면 그 출력이 접지 레벨이 된다. 이와 같이 파워-업 및 파워-다운시에 일정 전압 레벨 이하에서 전원 공급을 차단하는 것은 과다 전류에 의한 오동작을 방지하기 위한 것이다. 그러나, 도 3 및 표 1과 같이, 반도체 장치에서 소모되는 전력을 감소시키기 위하여 저 전력 셀프 리프레쉬 모드를 설정하는 경우에도 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 기준 전압(VREF) 이하이면 그 출력을 디스에이블시키기 때문에 반도체 장치의 전체적으로 그 동작이 멈추게 되는 문제점이 있다. 저 전력 셀프 리프레쉬 모드에서는 반도체 메모리 장치의 동작을 정지시키는 것이 아니라, 그 안에 저장되어 있는 데이타의 유지를 위한 필요 최소한의 동작만을 수행하는 모드이다. 따라서, 저 전력 셀프 리프레쉬 모드에서 반도체 메모리 장치의 전원 공급이 차단되면, 그 안에 저장되어 있는 데이타를 잃어버리게 되는 문제점이 발생하게 된다.FIG. 4 is a graph for describing an operating characteristic of the power control circuit of the semiconductor device illustrated in FIG. 1 in the self refresh mode. In FIG. 4, reference numeral 211 denotes an output of the power supply voltage generator 110 and reference numeral 212 denotes an internal power supply voltage VINT. At power-up, the power supply voltage generator 110 outputs a ground level until the internal power supply voltage VINT applied thereto reaches the reference voltage VREF, and the internal power supply voltage VINT applied thereto is referenced. If the voltage is greater than or equal to VREF, its output is at the same level as the internal power supply voltage VINT. Even during power-down, when the internal power supply voltage VINT falls below the reference voltage VREF, the output voltage becomes the ground level. As such, the interruption of the power supply below a certain voltage level during power-up and power-down is to prevent malfunction due to excessive current. However, as shown in FIG. 3 and Table 1, even when the low power self refresh mode is set in order to reduce power consumed by the semiconductor device, the power supply voltage generator 110 has the internal power supply voltage VINT as the reference voltage VREF. Since the output is disabled below, the operation of the semiconductor device as a whole is stopped. In the low power self-refresh mode, the semiconductor memory device does not stop the operation but performs only the minimum operation necessary for maintaining the data stored therein. Therefore, when the power supply of the semiconductor memory device is cut off in the low power self refresh mode, there is a problem that data stored therein is lost.

한편, 저 전력 셀프 리프레쉬 모드에서 데이타를 잃어버리지 않도록 하기 위하여 전원 전압 발생부(110)의 기준 전압(VREF)을 저 전력 셀프 리프레쉬 모드의 저 전원 전압(Vop) 보다 낮게 설정할 수 있다. 그러나, 이 경우에는 파워-업시에 나타나는 과다 전류에 의한 오동작을 충분히 방지할 수 없게 된다.In order to prevent data loss in the low power self refresh mode, the reference voltage VREF of the power supply voltage generator 110 may be set lower than the low power supply voltage Vop of the low power self refresh mode. However, in this case, malfunction due to excessive current appearing at power-up cannot be prevented sufficiently.

도 5는 종래 기술의 다른 예에 의한 반도체 장치의 전원 제어 회로의 블럭도로서, 전원 전압 발생부(110), 래치 논리부(130) 및 로우 어드레스 스트로브 버퍼(120)로 구성되어 있다.5 is a block diagram of a power supply control circuit of a semiconductor device according to another example of the prior art, and includes a power supply voltage generator 110, a latch logic unit 130, and a row address strobe buffer 120.

도 5에서 전원 전압 발생부(110)는 도 1의 전원 전압 발생부(110)와 같다. 래치 논리부(130)는 다음 표 2와 같은 출력 특성을 나타낸다.In FIG. 5, the power supply voltage generator 110 is the same as the power supply voltage generator 110 of FIG. 1. The latch logic unit 130 exhibits output characteristics as shown in Table 2 below.

VCCHEVCCHE RASBRASB PVCCHRPVCCHR VCCHRVCCHR 00 상관없음Does not matter 상관없음Does not matter 00 VINTVINT 액티브active 00 00 VINTVINT 상관없음Does not matter VINTVINT VINTVINT 00 상관없음Does not matter VINTVINT 00

표 2에서 VCCHE는 전원 전압 발생부(110)의 출력을 나타내고, RASB는 로우 어드레스 스트로브 신호를 나타내며, PVCCHR은 래치 논리부(130)의 이전 상태의 출력을 나타내며, VCCHR은 래치 논리부(130)의 출력을 나타낸다. 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다.In Table 2, VCCHE represents the output of the power supply voltage generator 110, RASB represents the row address strobe signal, PVCCHR represents the output of the previous state of the latch logic unit 130, VCCHR represents the latch logic unit 130 Indicates the output of. 0 represents the ground level and VINT represents the internal supply voltage level.

도 6은 도 5에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프로서, 참조 부호 221은 래치 논리부(130)의 출력(VCCHR) 파형을 나타낸 것이고, 참조 부호 222는 내부 전원 전압(VINT)을 나타낸 것이다. 도 6에서 알 수 있는 바와 같이, 도 5에 도시되어 있는 반도체 장치의 전원 제어 회로에서 래치 논리부(130)의 출력(VCCHR)도 저 전력(low power) 셀프 리프레쉬 모드(self refresh mode: SR 모드)에서 디스에이블되기 때문에 데이타를 잃어버리게 되는 문제점이 있다.FIG. 6 is a graph illustrating an operation of a power supply control circuit of the semiconductor device illustrated in FIG. 5, wherein reference numeral 221 denotes an output (VCCHR) waveform of the latch logic unit 130 and reference numeral 222 denotes an internal power supply voltage VINT. ). As can be seen in FIG. 6, in the power supply control circuit of the semiconductor device illustrated in FIG. 5, the output VCCHR of the latch logic unit 130 is also a low power self refresh mode (SR mode). There is a problem that data is lost because it is disabled.

따라서, 본 발명의 목적은 저 전력 셀프 리프레쉬 모드에서 안정적으로 동작할 수 있는 반도체 장치의 전원 제어 회로를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a power supply control circuit of a semiconductor device capable of operating stably in a low power self refresh mode.

본 발명의 다른 목적은 파워-업시에 반도체 장치가 오동작을 하지 않도록 하는 반도체 장치의 전원 제어 회로를 제공하는 것이다.Another object of the present invention is to provide a power supply control circuit of a semiconductor device which prevents the semiconductor device from malfunctioning during power-up.

도 1은 종래 기술의 일 예에 따른 반도체 장치의 전원 제어 회로의 블럭도이다.1 is a block diagram of a power supply control circuit of a semiconductor device according to an example of the prior art.

도 2는 도 1에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래이다.FIG. 2 is a diagram illustrating an operation of a power supply control circuit of the semiconductor device shown in FIG. 1.

도 3은 반도체 장치의 셀프 리프레쉬 모드에서의 신호들의 타이밍도들이다.3 are timing diagrams of signals in a self refresh mode of a semiconductor device.

도 4는 도 1에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작 특성을 설명하기 위한 그래프이다.FIG. 4 is a graph for describing an operating characteristic of the power control circuit of the semiconductor device illustrated in FIG. 1 in the self refresh mode.

도 5는 종래 기술의 다른 예에 의한 반도체 장치의 전원 제어 회로의 블럭도이다.5 is a block diagram of a power supply control circuit of a semiconductor device according to another example of the prior art.

도 6은 도 5에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프이다.FIG. 6 is a graph illustrating an operation of a power supply control circuit of the semiconductor device illustrated in FIG. 5.

도 7은 본 발명의 일 실시예에 의한 반도체 장치의 전원 제어 회로의 블럭도이다.7 is a block diagram of a power supply control circuit of a semiconductor device according to an embodiment of the present invention.

도 8은 도 7에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프이다.FIG. 8 is a graph illustrating an operation of a power supply control circuit of the semiconductor device illustrated in FIG. 7.

도 9는 도 7에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작을 설명하기 위한 그래프이다.FIG. 9 is a graph for describing an operation in a self refresh mode of the power supply control circuit of the semiconductor device illustrated in FIG. 7.

도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 전원 제어 회로의 블럭도이다.10 is a block diagram of a power supply control circuit of a semiconductor device according to another embodiment of the present invention.

도 11은 도 7 및 도 10에 도시된 제1 전원 전압 발생부의 구체적인 회로도이다.FIG. 11 is a detailed circuit diagram of the first power voltage generator illustrated in FIGS. 7 and 10.

도 12는 도 7 및 도 10에 도시된 제2 전원 전압 발생부의 구체적인 회로도이다.FIG. 12 is a detailed circuit diagram of the second power supply voltage generator illustrated in FIGS. 7 and 10.

도 13은 도 10에 도시된 래치 논리부(700)의 구체적인 회로도이다.FIG. 13 is a detailed circuit diagram of the latch logic unit 700 shown in FIG. 10.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

300...제1 전원 전압 발생부 400...제2 전원 전압 발생부300 ... first power supply voltage generator 400 ... second power supply voltage generator

500...래치 논리부 600...로우 어드레스 스트로브 버퍼500 ... Latch Logic 600 ... Low Address Strobe Buffer

700...래치 논리부700 ... Latch Logic

상기 목적을 달성하기 위하여 본 발명의 일 태양에 따른 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부 제2 전원 전압 발생부, 래치 논리 수단 및 로우 어드레스 스트로브 버퍼를 구비한다. 제1 전원 전압 발생부는 내부 전원 전압(VINT)이 소정 제1 기준 전압(VREF1) 이상인 경우에는 그 출력 레벨이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 출력 레벨이 접지 레벨이 된다. 제2 전원 전압 발생부는 내부 전원 전압(VINT)이 소정 제2 기준 전압(VREF2) 이상인 경우에는 그 출력 레벨이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 출력이 접지 레벨이 된다.In order to achieve the above object, a power supply control circuit of a semiconductor device according to an aspect of the present invention includes a first power supply voltage generator, a second power supply voltage generator, a latch logic means, and a row address strobe buffer. When the internal power supply voltage VINT is greater than or equal to the predetermined first reference voltage VREF1, the first power supply voltage generation unit has an output level equal to the internal power supply voltage VINT, and the internal power supply voltage VINT is equal to the first reference voltage VREF1. If lower than), the output level is the ground level. When the internal power supply voltage VINT is greater than or equal to the predetermined second reference voltage VREF2, the second power supply voltage generation unit has an output level equal to the internal power supply voltage VINT, and the internal power supply voltage VINT is equal to the second reference voltage VREF2. Lower than), the output is at ground level.

래치 논리 수단의 출력 특성은 다음과 같다. 제2 전원 전압 발생부의 출력(VCCH2)이 접지 레벨이면 래치 논리 수단의 출력(VCCH)은 접지 레벨이 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 접지 레벨이고 제2 전원 전압 발생부의 출력(VCCH2)이 전원 전압(VINT) 레벨이면 래치 논리 수단의 출력(VCCH)은 그 이전 상태의 전압 레벨을 그대로 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1) 및 제2 전원 전압 발생부의 출력(VCCH2)이 모두 전원 전압(VINT) 레벨이면, 래치 논리 수단의 출력(VCCH)은 전원 전압(VINT)레벨이다.The output characteristics of the latch logic means are as follows. If the output VCCH2 of the second power supply voltage generator is at ground level, the output VCCH of the latch logic means is at ground level. When the output VCCH1 of the first power supply voltage generator is at the ground level and the output VCCH2 of the second power supply voltage generator is at the power supply voltage VINT level, the output VCCH of the latch logic means maintains the voltage level of the previous state. Done. When the output VCCH1 of the first power supply voltage generator and the output VCCH2 of the second power supply voltage generator are both at the power supply voltage VINT level, the output VCCH of the latch logic means is at the power supply voltage VINT level.

래치 논리 수단의 출력은 전원으로서 로우 어드레스 스트로브 버퍼에 공급된다. 여기서, 제1 기준 전압(VREF1)은 제2 기준 전압(VREF2)보다 높게 설정된다.The output of the latch logic means is supplied to the row address strobe buffer as a power source. Here, the first reference voltage VREF1 is set higher than the second reference voltage VREF2.

래치 논리 수단은 제1 전원 전압 발생부의 출력을 반전하는 인버터(501); 상기 인버터(501)의 출력과 NAND 게이트(503)의 출력을 입력하는 NAND 게이트(502); NAND 게이트(502)의 출력과 제2 전원 전압 발생부의 출력을 입력하는 NAND 게이트(503); 및 NAND 게이트(503)의 출력을 반전하는 인버터(504)로 구성될 수 있다.The latch logic means includes an inverter 501 for inverting the output of the first power supply voltage generator; A NAND gate 502 for inputting an output of the inverter 501 and an output of the NAND gate 503; A NAND gate 503 for inputting an output of the NAND gate 502 and an output of the second power supply voltage generator; And an inverter 504 that inverts the output of the NAND gate 503.

제1 전원 전압 발생부 및 제2 전원 전압 발생부는 반도체 장치의 내부에서 발생되는 전원 전압이 인가될 수 있다.The first power supply voltage generator and the second power supply voltage generator may be applied with a power supply voltage generated inside the semiconductor device.

상기 목적을 달성하기 위하여 본 발명의 다른 태양에 의한 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부, 제2 전원 전압 발생부, 제1 래치 논리 수단, 제2 래치 논리 수단 및 로우 어드레스 스트로브 버퍼를 구비한다. 제1 전원 전압 발생부는 전원 전압(VINT)이 소정 제1 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블된다.In order to achieve the above object, a power supply control circuit of a semiconductor device according to another aspect of the present invention includes a first power supply voltage generator, a second power supply voltage generator, a first latch logic means, a second latch logic means, and a row address strobe buffer. It is provided. The first power supply voltage generator outputs the power supply voltage when the power supply voltage VINT is greater than or equal to the predetermined first reference voltage and disables the output when the power supply voltage VINT is greater than or equal to the predetermined first reference voltage.

제1 래치 논리 수단은 출력 특성은 다음과 같다. 제1 전원 전압 발생부의 출력(VCCH1)이 접지 레벨이면 제1 래치 논리 수단의 출력(VCCH1R)은 접지 레벨이 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고, 이전 상태의 출력(PVCCH1R)이 전원 전압(VINT) 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 계속적으로 전원 전압(VINT) 레벨을 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고 로우 어드레스 스트로브 신호(RASB)가 액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 계속적으로 접지 레벨을 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고, 로우 어드레스 스트로브 신호(RASB)가 논액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 내부 전원 전압(VINT) 레벨로 변환된다.The output characteristics of the first latch logic means are as follows. If the output VCCH1 of the first power supply voltage generator is at ground level, the output VCCH1R of the first latch logic means is at ground level. If the output VCCH1 of the first power supply voltage generator is at the power supply voltage VINT level, and the output PVCCH1R of the previous state is at the power supply voltage VINT level, the output VCCH1R of the first latch logic means is continuously supplied with the power supply voltage. It will maintain the (VINT) level. If the output VCCH1 of the first power supply voltage generator is at the power supply voltage VINT level, the row address strobe signal RAB is active, and the output PVCCH1R of the previous state is the ground level, the output VCCH1R of the first latch logic means. Will continue to maintain the ground level. When the output VCCH1 of the first power supply voltage generator is at the power supply voltage VINT level, the row address strobe signal RABB is non-active, and the output PVCCH1R of the previous state is at the ground level, the output of the first latch logic means ( VCCH1R is converted to an internal power supply voltage (VINT) level.

제2 전원 전압 발생부는 전원 전압(VINT)이 소정 제2 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블된다.The second power supply voltage generator outputs the power supply voltage when the power supply voltage VINT is greater than or equal to the predetermined second reference voltage and disables the output when the power supply voltage VINT is equal to or greater than the predetermined second reference voltage.

제2 전원 전압 발생부의 출력(VCCH2)이 접지 레벨이면, 제2 래치 논리 수단의 출력(VCCH)은 접지 레벨이 된다. 제1 래치 논리 수단의 출력(VCCH1R)이 접지 레벨이고 제2 전원 전압 발생부의 출력(VCCH2)이 전원 전압(VINT) 레벨이면 그 이전 상태의 출력을 그대로 유지하게 된다. 제1 래치 논리 수단의 출력(VCCH1R) 및 제2 전원 전압 발생부의 출력(VCCH2)이 모두 전원 전압(VINT) 레벨이면, 제2 래치 논리 수단의 출력(VCCH)은 전원 전압(VINT) 레벨이 된다. 제2 래치 논리 수단의 출력은 로우 어드레스 스트로브 버퍼로 인가되며, 제1 기준 전압은 제2 기준 전압보다 높게 설정된다.If the output VCCH2 of the second power supply voltage generator is at ground level, the output VCCH of the second latch logic means is at ground level. If the output VCCH1R of the first latch logic means is at the ground level and the output VCCH2 of the second power supply voltage generator is at the power supply voltage VINT level, the output of the previous state is maintained as it is. When both the output VCCH1R of the first latch logic means and the output VCCH2 of the second power supply voltage generator are at the power supply voltage VINT level, the output VCCH of the second latch logic means becomes the power supply voltage VINT level. . An output of the second latch logic means is applied to the row address strobe buffer and the first reference voltage is set higher than the second reference voltage.

이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 7은 본 발명의 일 실시예에 의한 반도체 장치의 전원 제어 회로의 블럭도로서, 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부(300), 제2 전원 전압 발생부(400), 래치 논리부(500) 및 로우 어드레스 스트로브 버퍼(600)를 구비한다.7 is a block diagram of a power supply control circuit of a semiconductor device according to an embodiment of the present invention, wherein the power supply control circuit of the semiconductor device includes a first power supply voltage generator 300, a second power supply voltage generator 400, and a latch. And a logic unit 500 and a row address strobe buffer 600.

제1 전원 전압 발생부(300)로 인가되는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에는 제1 전원 전압 발생부(300)의 출력(VCCH1) 레벨이 내부 전원 전압(VINT) 레벨과 같고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이 된다.When the internal power supply voltage VINT applied to the first power supply voltage generator 300 is greater than or equal to the first reference voltage VREF1, the output VCCH1 level of the first power supply voltage generator 300 is the internal power supply voltage VINT. When the internal power supply voltage VINT is lower than the first reference voltage VREF1, the output VCCH1 of the first power supply voltage generator 300 becomes the ground level.

마찬가지로, 제2 전원 전압 발생부(400)로 인가되는 내부 전원 전압(VINT)이 소정 제2 기준 전압(VREF2) 이상인 경우에는 제2 전원 전압 발생부(400)의 출력(VCCH2)은 내부 전원 전압(VINT) 레벨이 되고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 제2 전원 전압 발생부(400)의 출력(VCCH2)은 접지 레벨이 된다. 여기서, 제1 기준 전압(VREF1)이 제2 기준 전압(VREF2) 보다 높게 설정된다.Similarly, when the internal power supply voltage VINT applied to the second power supply voltage generator 400 is greater than or equal to the predetermined second reference voltage VREF2, the output VCCH2 of the second power supply voltage generator 400 is an internal power supply voltage. When the internal power supply voltage VINT is lower than the second reference voltage VREF2, the output VCCH2 of the second power supply voltage generator 400 becomes a ground level. Here, the first reference voltage VREF1 is set higher than the second reference voltage VREF2.

래치 논리부(500)는 제1 전원 전압 발생부(300)의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부(400)의 출력을 VCCH2 이라 하며, 래치 논리부(500)의 출력을 VCCH라고 하며, 래치 논리부(500)의 이전 상태의 출력을 PVCCH 라고 할 때 다음 표 3과 같은 출력 특성을 나타낸다.The latch logic unit 500 refers to the output of the first power supply voltage generator 300 as VCCH1, the output of the second power supply voltage generator 400 is referred to as VCCH2, and the output of the latch logic unit 500 is referred to as VCCH. When the output of the previous state of the latch logic unit 500 is referred to as PVCCH, the following output characteristics are shown in Table 3 below.

VCCH1VCCH1 VCCH2VCCH2 PVCCHPVCCH VCCHVCCH 00 00 00 00 00 00 VINTVINT 00 00 VINTVINT 00 00 00 VINTVINT VINTVINT VINTVINT VINTVINT 00 00 00 VINTVINT 00 VINTVINT 00 VINTVINT VINTVINT 00 VINTVINT VINTVINT VINTVINT VINTVINT VINTVINT

표 3에서, 0은 접지 레벨을 나타낸다.In Table 3, 0 represents ground level.

내부 전원 전압(VINT)의 전압 레벨이 시간이 경과함에 따라 점차로 증가하였다가 다시 접지 레벨로 감소하는 경우에 맞추어 표 3을 재배열하면 다음 표 4와 같이 나타낼 수 있다.If the voltage level of the internal power supply voltage VINT gradually increases with time and then decreases to the ground level, the table 3 may be rearranged as shown in Table 4 below.

VCCH1VCCH1 VCCH2VCCH2 PVCCHPVCCH VCCHVCCH 00 00 00 00 00 VINTVINT 00 00 VINTVINT VINTVINT 00 VINTVINT VINTVINT VINTVINT VINTVINT VINTVINT 00 VINTVINT VINTVINT VINTVINT 00 00 VINTVINT 00

따라서, 래치 논리부(500)의 출력 특성은 다음 표 5와 같이 요약할 수 있다.Therefore, the output characteristics of the latch logic unit 500 can be summarized as shown in Table 5 below.

표 5에서 알 수 있는 바와 같이, 제2 전원 전압 발생부(400)의 출력(VCCH2)이 접지 레벨이면 래치 논리부(500)의 출력(VCCH)은 접지 레벨이 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이고 제2 전원 전압 발생부(400)의 출력(VCCH2)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(500)는 그 이전 상태의 출력을 그대로 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1) 및 제2 전원 전압 발생부(400)의 출력(VCCH2)이 모두 내부 전원 전압(VINT) 레벨인 경우에는, 래치 논리부(500)의 출력은 내부 전원 전압(VINT) 레벨이 된다.As can be seen in Table 5, when the output VCCH2 of the second power supply voltage generator 400 is at the ground level, the output VCCH of the latch logic unit 500 is at the ground level. If the output VCCH1 of the first power supply voltage generator 300 is at the ground level and the output VCCH2 of the second power supply voltage generator 400 is at the internal power supply voltage VINT level, the latch logic unit 500 may move to the previous level. It keeps the output of the state as it is. When both the output VCCH1 of the first power supply voltage generator 300 and the output VCCH2 of the second power supply voltage generator 400 are at the internal power supply voltage VINT level, the output of the latch logic unit 500 is output. Becomes the internal supply voltage (VINT) level.

여기서, 제1 전원 전압 발생부(300) 및 제2 전원 전압 발생부(400)로부터 출력되는 내부 전원 전압(VINT) 레벨은 래치 논리부(500)에서 로직 하이 레벨로 인식되기에 충분한 값을 가진다.Here, the level of the internal power supply voltage VINT output from the first power supply voltage generator 300 and the second power supply voltage generator 400 has a value sufficient to be recognized as a logic high level by the latch logic unit 500. .

도 7에서 래치 논리부(500)는 인버터들(501, 504) 및 NAND 게이트들(502, 503)로 구성되어 있다. 이와 같은 구성은 로우 어드레스 스트로브 신호(RASB)가 로우 액티브인 경우에 적용될 수 있다. 인버터(501)는 제1 전원 전압 발생부(300)의 출력(VCCH1)을 반전하여 출력한다. NAND 게이트(502)는 인버터(501)의 출력과 NAND 게이트(503)의 출력을 논리곱하고 반전하여 출력한다. NAND 게이트(503)는 제2 전원 전압 발생부(400)의 출력(VCCH2)과 NAND 게이트(502)의 출력을 논리곱하고 반전하여 출력한다. 인버터(504)는 NAND 게이트(503)의 출력을 반전한다.In FIG. 7, the latch logic unit 500 includes inverters 501 and 504 and NAND gates 502 and 503. This configuration can be applied when the row address strobe signal RASB is low active. The inverter 501 inverts and outputs the output VCCH1 of the first power voltage generator 300. The NAND gate 502 performs an AND operation on the output of the inverter 501 and the output of the NAND gate 503, and inverts the output. The NAND gate 503 performs an AND operation on the output VCCH2 of the second power supply voltage generator 400 and the output of the NAND gate 502, and inverts the output. Inverter 504 inverts the output of NAND gate 503.

래치 논리부(500)의 출력(VCCH)은 전원으로서 로우 어드레스 스트로브 버퍼(600)로 인가된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다. 위에서 언급한 바와 같이, 동기식 다이내믹 랜덤 액세스 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호는 데이타 읽기/쓰기 동작을 트리거하는 신호로서의 역할을 한다. 따라서, 로우 어드레스 스트로브 버퍼가 동작되지 않게 되면, 이에 관련된 반도체 메모리 동작이 모두 이루어지지 않게 된다. 따라서, 도 7에 도시된 바와 같은 전원 제어 회로를 구비하는 반도체 메모리 장치는, 파워-업시에는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상이고 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 데이타 읽기/쓰기 등의 동작이 이루어지게 된다. 반면에, 파워-다운시에는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이하로 떨어진 경우에 비로소 그 동작을 멈추게 된다.The output VCCH of the latch logic unit 500 is applied to the row address strobe buffer 600 as a power source. Therefore, during power-up, the low address strobe buffer is operated after the power supply voltage becomes above the first reference voltage, and once the power is supplied, the low address strobe buffer is activated only when the power supply voltage falls below the second reference voltage. Power supply to the power supply is cut off. As mentioned above, in the synchronous dynamic random access semiconductor memory device, the row address strobe signal serves as a signal that triggers a data read / write operation. Therefore, when the row address strobe buffer is not operated, all of the semiconductor memory operations related thereto are not performed. Therefore, in the semiconductor memory device including the power supply control circuit as shown in FIG. 7, the internal power supply voltage VINT is greater than or equal to the first reference voltage VREF1 and the row address strobe signal RABS is active at power-up. In this case, data read / write operations are performed. On the other hand, during the power-down, the operation is stopped only when the internal power supply voltage VINT falls below the second reference voltage VREF2.

도 8은 도 7에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프로서, 참조 부호 801은 로우 어드레스 스트로브 버퍼(600)의 출력(VCCH)을 나타내는 파형도이고, 참조 부호 802는 내부 전원 전압(VINT)의 파형을 나타낸 것이다. 도 8에서, 파워-업시에는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에 비로소 로우 어드레스 스트로브 버퍼(600)에 전원 공급이 개시된다. 반면에, 파워-다운시에는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이하로 떨어져야만 로우 어드레스 스트로브 버퍼(600)의 전원 공급이 차단됨을 알 수 있다.FIG. 8 is a graph illustrating an operation of a power supply control circuit of the semiconductor device illustrated in FIG. 7, wherein reference numeral 801 is a waveform diagram illustrating an output VCCH of the row address strobe buffer 600, and reference numeral 802 is an internal power supply voltage. The waveform of (VINT) is shown. In FIG. 8, power supply is started to the row address strobe buffer 600 only when the internal power supply voltage VINT is greater than or equal to the first reference voltage VREF1 during power-up. On the other hand, during power-down, it can be seen that the power supply of the row address strobe buffer 600 is cut off only when the internal power supply voltage VINT falls below the second reference voltage VREF2.

도 9는 도 7에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작을 설명하기 위한 그래프이다. 참조 부호 901은 래치 논리부(500)의 출력(VCCH) 파형을 나타낸 것이고, 참조 부호 902는 내부 전원 전압(VINT)의 파형을 나타낸 것이다.FIG. 9 is a graph for describing an operation in a self refresh mode of the power supply control circuit of the semiconductor device illustrated in FIG. 7. Reference numeral 901 denotes an output (VCCH) waveform of the latch logic unit 500, and reference numeral 902 denotes a waveform of the internal power supply voltage VINT.

저 전력 셀프 리프레쉬 모드는 반도체 장치에서 소모되는 전력을 감소시키기 위한 동작 모드이다. 저 전력 셀프 리프레쉬 모드에서는 반도체 메모리 장치 내에 저장되어 있는 데이타의 유지를 위하여 필요한 최소한의 동작만이 수행되게 된다. 따라서, 저 전력이기는 하나 반드시 전원이 공급되어야 한다. 도 9에서 알 수 있는 바와 같이, 제2 기준 전압(VREF2)은 저 전력 셀프 리프레쉬 모드의 동작 전원 전압 레벨보다 낮게 설정되기 때문에, 저 전력 셀프 리프레쉬 모드에서도 래치 논리부(500)의 출력이 접지 레벨이 되지 않는다.The low power self refresh mode is an operation mode for reducing power consumed in a semiconductor device. In the low power self refresh mode, only the minimum operations necessary for maintaining data stored in the semiconductor memory device are performed. Therefore, although low power, power must be supplied. As can be seen in FIG. 9, since the second reference voltage VREF2 is set lower than the operating power supply voltage level of the low power self refresh mode, the output of the latch logic unit 500 is grounded even in the low power self refresh mode. This doesn't work.

도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 전원 제어 회로의 블럭도로서, 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부(300), 제2 전원 전압 발생부(400), 래치 논리부(500), 로우 어드레스 스트로브 버퍼(600) 및 래치 논리부(700)를 구비한다.10 is a block diagram of a power supply control circuit of a semiconductor device according to another embodiment of the present invention, wherein the power supply control circuit of the semiconductor device includes a first power supply voltage generator 300, a second power supply voltage generator 400, and a latch. The logic unit 500 includes a row address strobe buffer 600 and a latch logic unit 700.

제1 전원 전압 발생부(300)는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에는 내부 전원 전압(VINT) 레벨을 출력하고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 접지 레벨을 출력한다. 제2 전원 전압 발생부(400)는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이상인 경우에는 내부 전원 전압(VINT) 레벨을 출력하고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 접지 레벨을 출력한다. 여기서, 제1 기준 전압(VREF1)이 제2 기준 전압(VREF2) 보다 높게 설정된다.When the internal power supply voltage VINT is greater than or equal to the first reference voltage VREF1, the first power supply voltage generator 300 outputs an internal power supply voltage VINT level, and the internal power supply voltage VINT corresponds to the first reference voltage ( If it is lower than VREF1), the ground level is output. When the internal power supply voltage VINT is greater than or equal to the second reference voltage VREF2, the second power supply voltage generator 400 outputs an internal power supply voltage VINT level, and the internal power supply voltage VINT corresponds to the second reference voltage ( If it is lower than VREF2), the ground level is output. Here, the first reference voltage VREF1 is set higher than the second reference voltage VREF2.

래치 논리부(700)는 제1 전원 전압 발생부(300)의 출력을 VCCH1 이라 하고, 로우 어드레스 스트로브 신호를 RASB 라고 하며, 래치 논리부(700) 자신의 이전 출력을 PVCCH1R이라고 할 때 다음 표 6과 같은 출력 특성을 나타낸다.When the latch logic unit 700 refers to the output of the first power supply voltage generator 300 as VCCH1, the row address strobe signal is called RASB, and the previous output of the latch logic unit 700 itself as PVCCH1R, the following table 6 Output characteristics such as

VCCH1VCCH1 RASBRASB PVCCH1RPVCCH1R VCCH1RVCCH1R 00 상관없음Does not matter 상관없음Does not matter 00 VINTVINT 액티브active 00 00 VINTVINT 논액티브Non-active 00 VINTVINT VINTVINT 상관없음Does not matter VINTVINT VINTVINT

표 6에서, 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이면 래치 논리부(700)의 출력(VCCH1R)은 접지 레벨이 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고, 이전 상태의 출력(PVCCH1R)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(700)의 출력(VCCH1R)은 계속적으로 내부 전원 전압(VINT) 레벨을 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고 로우 어드레스 스트로브 신호(RASB)가 액티브이며 이전 상태의 출력(PVCCH1R)이 접지(VSS) 레벨이면, 래치 논리부(700)의 출력(VCCH1R)은 계속적으로 접지 레벨을 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고, 로우 어드레스 스트로브 신호(RASB)가 논액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 래치 논리부(700)의 출력(VCCH1R)은 내부 전원 전압(VINT) 레벨로 변환된다. 즉, 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨인 경우에는, 로우 어드레스 스트로브 신호(RASB)가 논액티브인 경우에만 전원 레벨이 변하게 된다.In Table 6, 0 represents ground level and VINT represents internal power supply voltage level. When the output VCCH1 of the first power supply voltage generator 300 is at the ground level, the output VCCH1R of the latch logic unit 700 is at the ground level. The output VCCH1R of the latch logic unit 700 when the output VCCH1 of the first power voltage generator 300 is at the internal power voltage VINT level and the output PVCCH1R at the previous state is at the internal power voltage VINT level. ) Will continue to maintain the internal supply voltage (VINT) level. When the output VCCH1 of the first power supply voltage generator 300 is at the internal power supply voltage VINT level, the low address strobe signal RABB is active, and the output PVCCH1R at the previous state is the ground VSS level, the latch logic is performed. The output VCCH1R of the unit 700 continues to maintain the ground level. If the output VCCH1 of the first power supply voltage generator 300 is at the internal power supply voltage VINT level, the row address strobe signal RASB is non-active, and the output PVCCH1R of the previous state is the ground level, the latch logic unit is configured. The output VCCH1R of 700 is converted to the internal power supply voltage VINT level. That is, when the output VCCH1 of the first power supply voltage generator 300 is at the internal power supply voltage VINT level, the power supply level is changed only when the row address strobe signal RASB is non-active.

래치 논리부(500)는 제2 전원 전압 발생부(400)의 출력을 VCCH2 라고 하고, 래치 논리부(700)의 출력을 VCCH1R 이라고 하며, 래치 논리부(500)의 출력을 VCCH라고 하며, 래치 논리부(500)의 이전 상태의 출력을 PVCCH 라고 할 때 다음 표 7과 같은 출력 특성을 나타낸다.The latch logic unit 500 calls the output of the second power supply voltage generator 400 VCCH2, the output of the latch logic unit 700 is called VCCH1R, and the output of the latch logic unit 500 is called VCCH. When the output of the previous state of the logic unit 500 is called PVCCH, the output characteristics as shown in Table 7 below are shown.

VCCH1RVCCH1R VCCH2VCCH2 PVCCHPVCCH VCCHVCCH 상관없음Does not matter 00 상관없음Does not matter 00 00 VINTVINT 00 00 00 VINTVINT VINTVINT VINTVINT VINTVINT VINTVINT 상관없음Does not matter VINTVINT

여기서, 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다. 표 7에서, 제2 전원 전압 발생부(400)의 출력(VCCH2)이 접지 레벨이면 래치 논리부(500)의 출력(VCCH)은 접지 레벨이 된다. 래치 논리부(700)의 출력(VCCH1R)이 접지 레벨이고 제2 전원 전압 발생부(400)의 출력(VCCH2)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(500)는 그 이전 상태의 출력을 그대로 유지하게 된다. 래치 논리부(700)의 출력(VCCH1R) 및 제2 전원 전압 발생부(400)의 출력(VCCH2)이 모두 내부 전원 전압(VINT) 레벨인 경우에는, 래치 논리부(500)의 출력은 내부 전원 전압(VINT) 레벨이 된다.Here, 0 represents the ground level and VINT represents the internal power supply voltage level. In Table 7, when the output VCCH2 of the second power supply voltage generator 400 is at the ground level, the output VCCH of the latch logic unit 500 is at the ground level. If the output VCCH1R of the latch logic unit 700 is at the ground level and the output VCCH2 of the second power supply voltage generator 400 is at the internal power supply voltage VINT level, the latch logic unit 500 outputs the previous state. Will remain the same. When both the output VCCH1R of the latch logic unit 700 and the output VCCH2 of the second power supply voltage generator 400 are at the internal power supply voltage VINT level, the output of the latch logic unit 500 is an internal power supply. The voltage (VINT) level is reached.

여기서, 제1 전원 전압 발생부(300) 및 제2 전원 전압 발생부(400)로부터 출력되는 내부 전원 전압(VINT) 레벨은 래치 논리부(500) 및 래치 논리부(700)에서 로직 하이 레벨로 인식되기에 충분한 값을 가진다.Here, the level of the internal power supply voltage VINT output from the first power supply voltage generator 300 and the second power supply voltage generator 400 is at the logic high level in the latch logic unit 500 and the latch logic unit 700. It has enough values to be recognized.

도 10에서 래치 논리부(500)는 도 7의 래치 논리부(500)와 같이 구성할 수 있다. 래치 논리부(500)의 출력(VCCH)은 전원으로서 로우 어드레스 스트로브 버퍼(600)로 인가된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.In FIG. 10, the latch logic unit 500 may be configured like the latch logic unit 500 of FIG. 7. The output VCCH of the latch logic unit 500 is applied to the row address strobe buffer 600 as a power source. Therefore, during power-up, the low address strobe buffer is operated after the power supply voltage becomes above the first reference voltage, and once the power is supplied, the low address strobe buffer is activated only when the power supply voltage falls below the second reference voltage. Power supply to the power supply is cut off.

도 11은 도 7 및 도 10에 도시된 제1 전원 전압 발생부(300)의 구체적인 회로도로서, 비교 전압 발생부(310), 오버슈트/언더슈트 방지부(320), 비교부(330), 초기치 설정부(340), 반전부(350) 및 구동부(360)를 구비한다.FIG. 11 is a detailed circuit diagram of the first power voltage generator 300 shown in FIGS. 7 and 10. The comparison voltage generator 310, the overshoot / undershoot prevention unit 320, the comparison unit 330, An initial value setting unit 340, an inverting unit 350, and a driving unit 360 are provided.

비교 전압 발생부(310)는 내부 전원 전압(VINT)을 입력하여 그에 비례하는 전압이 노드(N1)에 나타나도록 한다. 비교 전압 발생부(310)는 PMOS 트랜지스터들(311, 312, 313), 캐패시터(314) 및 저항(315)으로 구성되어 있다. PMOS 트랜지스터들(311, 312, 313)은 내부 전원 전압(VINT)이 인가되는 단자와 노드(N1) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다. 캐패시터(314)는 노드(N1)와 접지(VSS) 사이에 연결되어 있고, 저항(315)은 노드(N1)와 접지(VSS) 사이에 연결되어 있다.The comparison voltage generator 310 inputs the internal power supply voltage VINT so that a voltage proportional thereto is displayed at the node N1. The comparison voltage generator 310 is composed of PMOS transistors 311, 312, and 313, a capacitor 314, and a resistor 315. The PMOS transistors 311, 312, and 313 are connected in series between the terminal to which the internal power supply voltage VINT is applied and the node N1, and each gate is connected to the node N1. Capacitor 314 is connected between node N1 and ground VSS, and resistor 315 is connected between node N1 and ground VSS.

오버슈트/언더슈트 방지부(320)는 노드(N1)에 오버슈트/언더슈트가 발생되는 것을 방지하는 것으로, PMOS 트랜지스터(321) 및 NMOS 트랜지스터(322)로 구성되어 있다. PMOS 트랜지스터(321)는 그 소스 및 게이트가 내부 전원 전압(VINT) 단자에 공통 연결되어 있고, 그 드레인은 노드(N1)에 연결되어 있다. 그리하여, 노드(N1)에 오버슈트가 발생하면 PMOS 트랜지스터(321)가 턴-온된다. NMOS 트랜지스터(322)는 그 드레인이 노드(N1)에 연결되어 있고, 그 게이트 및 소스가 접지(VSS)에 공통 연결되어 있다. 그리하여, 노드(N1)에 언더슈트가 발생하면 NMOS 트랜지스터(322)가 턴-온된다.The overshoot / undershoot prevention unit 320 prevents overshoot / undershoot from occurring at the node N1 and includes the PMOS transistor 321 and the NMOS transistor 322. In the PMOS transistor 321, a source and a gate thereof are commonly connected to an internal power supply voltage VINT terminal, and a drain thereof is connected to a node N1. Thus, when overshoot occurs at node N1, PMOS transistor 321 is turned on. NMOS transistor 322 has a drain connected to node N1 and a gate and a source thereof connected to ground VSS in common. Thus, when undershoot occurs at node N1, NMOS transistor 322 is turned on.

비교부(330)는 내부 전원 전압(VINT)과 노드(N1)의 전압의 차이가 일정 전압 이상인 경우에 노드(N2)가 로우 레벨이 되도록 한다. 비교부(330)는 PMOS 트랜지스터들(331, 332, 333) 및 NMOS 트랜지스터들(334, 335)을 구비한다. PMOS 트랜지스터들(331, 332, 333)은 내부 전원 전압(VINT)과 노드(N2) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다. NMOS 트랜지스터들(334, 335)은 노드(N2)와 접지(VSS) 사이에 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다.The comparator 330 allows the node N2 to be at a low level when the difference between the internal power voltage VINT and the voltage of the node N1 is greater than or equal to a predetermined voltage. The comparator 330 includes PMOS transistors 331, 332, and 333 and NMOS transistors 334 and 335. The PMOS transistors 331, 332, and 333 are connected in series between the internal power supply voltage VINT and the node N2, and each gate thereof is connected to the node N1. NMOS transistors 334 and 335 are connected in series between node N2 and ground VSS and each gate is connected to node N1.

초기치 설정부(340)는 내부 전원 전압(VINT)이 접지 레벨에서 점차적으로 동작 전원 레벨로 증가하는 경우에 노드(N2)를 하이 레벨로 고정시키는 역할을 한다. 그리하여, 제1 전원 전압 발생부(300)의 출력(VCCH1)이 파워-업시 불필요하게 내부 전원 전압(VINT) 레벨이 나타나지 않도록 한다. 초기치 설정부(340)는 다수의 PMOS 트랜지스터들(341, 342, 343, 344) 및 NMOS 트랜지스터(345)를 구비한다. PMOS 트랜지스터들(341, 342, 343, 344)은 내부 전원 전압(VINT)과 노드(N2) 사이에 직렬로 연결되어 있으며 각각의 게이트는 접지(VSS)되어 있다. NMOS 트랜지스터(345)의 드레인은 노드(N2)에 연결되어 있고 그 게이트 및 소스는 접지(VSS)되어 있다.The initial value setting unit 340 fixes the node N2 to a high level when the internal power supply voltage VINT gradually increases from the ground level to the operating power supply level. Thus, the output VCCH1 of the first power supply voltage generator 300 does not appear to have an internal power supply voltage VINT level unnecessarily at power-up. The initial value setting unit 340 includes a plurality of PMOS transistors 341, 342, 343, and 344 and an NMOS transistor 345. PMOS transistors 341, 342, 343, and 344 are connected in series between an internal power supply voltage VINT and a node N2, and each gate is grounded VSS. The drain of the NMOS transistor 345 is connected to node N2 and its gate and source are grounded (VSS).

반전부(350)는 노드(N2)의 로직 상태를 반전하는 것으로서, 다수의 PMOS 트랜지스터들(351, 352, 353, 354, 355) 및 NMOS 트랜지스터(356)를 구비한다. PMOS 트랜지스터들(351, 352, 353, 354, 355)은 상호 직렬로 연결되어 있고 각각의 게이트는 노드(N2)에 연결되어 있다. NMOS 트랜지스터(356)의 게이트는 노드(N2)에 연결되어 있고 소스는 접지(VSS)되어 있다. 구동부(360)는 다수의 인버터들로 구성되어 있는 것으로, 각각의 인버터들로 공급되는 전원은 내부 전원 전압(VINT)이 된다. 구동부(360)에 있어서, 첫단의 인버터는 PMOS 트랜지스터(361) 및 NMOS 트랜지스터(362)로 구성되어 있으며, 두 번째 인버터는 PMOS 트랜지스터(363) 및 NMOS 트랜지스터(364)로 구성되어 있다. 세 번째 인버터(365) 및 네 번째 인버터(366)도 마찬가지로 구성할 수 있다. 이와 같이 다수의 인버터들을 직렬로 연결함으로써 입력 임피던스를 증가시키게 되고, 그에 의하여 버퍼링 효과를 얻을 수 있다.The inverter 350 inverts the logic state of the node N2 and includes a plurality of PMOS transistors 351, 352, 353, 354, and 355 and an NMOS transistor 356. The PMOS transistors 351, 352, 353, 354, and 355 are connected in series with each other, and each gate is connected to the node N2. The gate of NMOS transistor 356 is connected to node N2 and the source is grounded (VSS). The driver 360 is composed of a plurality of inverters, and the power supplied to each inverter becomes an internal power supply voltage VINT. In the driver 360, the first stage inverter is composed of the PMOS transistor 361 and the NMOS transistor 362, and the second inverter is composed of the PMOS transistor 363 and the NMOS transistor 364. The third inverter 365 and the fourth inverter 366 can be similarly configured. As such, by connecting a plurality of inverters in series, the input impedance is increased, thereby obtaining a buffering effect.

도 12는 도 7 및 도 10에 도시된 제2 전원 전압 발생부(400)의 구체적인 회로도이다. 제2 전원 전압 발생부(400)는 비교 전압 발생부(410), 오버슈트/언더슈트 방지부(420), 비교부(430), 초기치 설정부(450), 반전부(460), 구동부(470)를 구비한다.12 is a detailed circuit diagram of the second power supply voltage generator 400 shown in FIGS. 7 and 10. The second power supply voltage generator 400 includes a comparison voltage generator 410, an overshoot / undershoot prevention unit 420, a comparison unit 430, an initial value setting unit 450, an inverting unit 460, and a driving unit ( 470).

비교 전압 발생부(410)는 내부 전원 전압(VINT)을 입력하며 그에 비례하는 전압이 노드(N3)에 나타나도록 하는 것으로, PMOS 트랜지스터들(411, 412) 및 캐패시터(413)를 포함하여 구성되어 있다. PMOS 트랜지스터들(411, 412)은 내부 전원 전압(VINT)과 노드(N3) 사이에 직렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다. 캐패시터(413)는 노드(N3)와 접지(VSS) 사이에 연결되어 있다.The comparison voltage generator 410 inputs an internal power supply voltage VINT so that a voltage proportional thereto appears at the node N3, and includes the PMOS transistors 411 and 412 and the capacitor 413. have. The PMOS transistors 411 and 412 are connected in series between the internal power supply voltage VINT and the node N3, and each gate thereof is connected to the node N3. Capacitor 413 is connected between node N3 and ground VSS.

오버슈트/언더슈트 방지부(420)는 노드(N3)에 오버슈트/언더슈트가 발생되는 것을 방지하는 것으로서, PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)로 구성되어 있다. PMOS 트랜지스터(421)는 그 소스 및 게이트가 내부 전원 전압(VINT) 단자에 공통 연결되어 있고, 그 드레인은 노드(N3)에 연결되어 있다. 그리하여, 노드(N3)에 오버슈트가 발생하면 PMOS 트랜지스터(421)가 턴-온된다. NMOS 트랜지스터(422)는 그 드레인이 노드(N3)에 연결되어 있고, 그 게이트 및 소스가 접지(VSS)에 공통 연결되어 있다. 그리하여, 노드(N3)에 언더슈트가 발생하면 NMOS 트랜지스터(422)가 턴-온된다.The overshoot / undershoot prevention unit 420 prevents overshoot / undershoot from occurring at the node N3. The overshoot / undershoot prevention unit 420 includes a PMOS transistor 421 and an NMOS transistor 422. The PMOS transistor 421 has a source and a gate thereof commonly connected to an internal power supply voltage VINT terminal, and a drain thereof is connected to a node N3. Thus, if overshoot occurs at node N3, PMOS transistor 421 is turned on. The NMOS transistor 422 has a drain connected to the node N3 and a gate and a source thereof connected to the ground VSS in common. Thus, when undershoot occurs at node N3, NMOS transistor 422 is turned on.

비교부(430)는 내부 전원 전압(VINT)과 노드(N1)의 전압의 차이가 일정 전압 이상인 경우에 노드(N4)가 로우 레벨이 되도록 한다. 비교부(430)는 PMOS 트랜지스터들(431, 432, 433, 434) 및 NMOS 트랜지스터들(435, 436, 437, 438, 439, 440)을 구비한다. PMOS 트랜지스터들(431, 432, 433, 434)은 내부 전원 전압(VINT)과 노드(N4) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다. NMOS 트랜지스터들(435, 436, 437, 438, 439, 440)은 노드(N4)와 접지(VSS) 사이에 직렬 및 병렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다.The comparator 430 allows the node N4 to be at a low level when the difference between the internal power supply voltage VINT and the voltage between the node N1 is greater than or equal to a predetermined voltage. The comparator 430 includes PMOS transistors 431, 432, 433, and 434 and NMOS transistors 435, 436, 437, 438, 439, and 440. The PMOS transistors 431, 432, 433, and 434 are connected in series between the internal power supply voltage VINT and the node N4, and each gate thereof is connected to the node N3. NMOS transistors 435, 436, 437, 438, 439, and 440 are connected in series and in parallel between node N4 and ground VSS, and each gate is connected to node N3.

초기치 설정부(450)는 내부 전원 전압(VINT)이 접지 레벨에서 점차적으로 동작 전원 레벨로 증가하는 경우에 노드(N4)를 하이 레벨로 고정시키는 역할을 한다. 그리하여, 파워-업시 제1 전원 전압 발생부(300)의 출력(VCCH1)이 불필요하게 내부 전원 전압(VINT) 레벨이 되지 않도록 한다. 초기치 설정부(450)는 다수의 PMOS 트랜지스터들(451, 452, 453, 454, 455) 및 NMOS 트랜지스터(456)를 구비한다. PMOS 트랜지스터들(451, 452, 453, 454, 455)은 내부 전원 전압(VINT)과 노드(N2) 사이에 직렬로 연결되어 있으며 각각의 게이트는 접지(VSS)되어 있다. NMOS 트랜지스터(456)의 드레인은 노드(N4)에 연결되어 있고 그 게이트 및 소스는 접지(VSS)되어 있다.The initial value setting unit 450 fixes the node N4 to a high level when the internal power supply voltage VINT gradually increases from the ground level to the operating power supply level. Thus, during power-up, the output VCCH1 of the first power supply voltage generator 300 does not become unnecessarily at the internal power supply voltage VINT level. The initial value setting unit 450 includes a plurality of PMOS transistors 451, 452, 453, 454, and 455 and an NMOS transistor 456. The PMOS transistors 451, 452, 453, 454, and 455 are connected in series between the internal power supply voltage VINT and the node N2, and each gate is grounded VSS. The drain of the NMOS transistor 456 is connected to node N4 and its gate and source are grounded (VSS).

반전부(460)는 노드(N4)의 로직 상태를 반전하는 것으로서, 다수의 PMOS 트랜지스터들(461, 462, 463, 464, 465) 및 NMOS 트랜지스터(466)를 구비한다. PMOS 트랜지스터들(461, 462, 463, 464, 465)은 상호 직렬로 연결되어 있고 각각의 게이트는 노드(N4)에 연결되어 있다. NMOS 트랜지스터(466)의 게이트는 노드(N4)에 연결되어 있고 소스는 접지(VSS)되어 있다. 구동부(470)는 다수의 인버터들로 구성되어 있는 것으로, 각각의 인버터들로 공급되는 전원은 내부 전원 전압(VINT)이 된다. 구동부(470)에 있어서, 첫단의 인버터는 PMOS 트랜지스터(471) 및 NMOS 트랜지스터(472)로 구성되어 있으며, 두 번째 인버터는 PMOS 트랜지스터(473) 및 NMOS 트랜지스터(474)로 구성되어 있으며, 세 번째 인버터(475) 및 네 번째 인버터(476)도 이와 같이 구성할 수 있다.The inverter 460 inverts the logic state of the node N4 and includes a plurality of PMOS transistors 461, 462, 463, 464, and 465 and an NMOS transistor 466. PMOS transistors 461, 462, 463, 464, 465 are connected in series with each other, and each gate is connected to a node N4. The gate of NMOS transistor 466 is connected to node N4 and the source is grounded (VSS). The driver 470 is composed of a plurality of inverters, and the power supplied to each inverter becomes an internal power supply voltage VINT. In the driving unit 470, the first inverter is composed of the PMOS transistor 471 and the NMOS transistor 472, the second inverter is composed of the PMOS transistor 473 and NMOS transistor 474, the third inverter 475 and the fourth inverter 476 can also be configured in this manner.

도 11 및 도 12에서 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)은 그 안에 포함되는 각 트랜지스터들의 길이/넓이 등의 공정 치수를 조절하고 저항의 포함 여부를 조절함으로써 설정할 수 있다.In FIGS. 11 and 12, the first reference voltage VREF1 and the second reference voltage VREF2 may be set by adjusting process dimensions such as length / width of each transistor included therein and adjusting the inclusion of a resistor.

도 13은 도 10에 도시된 래치 논리부(700)의 구체적인 회로도를 나타낸 것이다. 도 13을 참조하면, 로우 어드레스 스트로브 버퍼(600)에서 PMOS 트랜지스터들(711, 712), NMOS 트랜지스터들(713, 714, 715, 716, 717) 및 저항들(710, 718)은 입력단 인버터를 구성한다. 저항(613)은 내부 전원 전압(VINT)에 연결되어 있기 때문에, 입력단 인버터의 전원은 내부 전원 전압(VINT)이 된다. 한편, PMOS 트랜지스터(711)의 게이트 및 NMOS 트랜지스터(722)의 게이트는 래치 논리부(700)의 출력(VCCH1R)이 인가된다. 따라서, 래치 논리부(700)의 출력(VCCH1R)이 하이 레벨인 내부 전원 전압(VINT) 레벨이면 NMOS 트랜지스터(722)가 턴-온되어 노드(N5)가 접지 레벨이 되고, 래치 논리부(700)의 출력(VCCH1R)이 접지 레벨인 경우에는 PMOS 트랜지스터(711)가 턴-온되어 노드(N5)에는 로우 어드레스 스트로브 신호(RASB)가 반전되어 나타난다. NMOS 트랜지스터(719)는 노드(N5)가 하이 레벨일 때 턴-온된다. NMOS 트랜지스터들(720, 721)은 노드(N5)의 언더슈트를 방지한다.FIG. 13 illustrates a detailed circuit diagram of the latch logic unit 700 shown in FIG. 10. Referring to FIG. 13, in the row address strobe buffer 600, the PMOS transistors 711 and 712, the NMOS transistors 713, 714, 715, 716 and 717 and the resistors 710 and 718 constitute an input stage inverter. do. Since the resistor 613 is connected to the internal power supply voltage VINT, the power supply of the input terminal inverter becomes the internal power supply voltage VINT. Meanwhile, the output VCCH1R of the latch logic unit 700 is applied to the gate of the PMOS transistor 711 and the gate of the NMOS transistor 722. Accordingly, when the output VCCH1R of the latch logic unit 700 is at the high level of the internal power supply voltage VINT, the NMOS transistor 722 is turned on so that the node N5 is at the ground level, and the latch logic unit 700 is turned on. If the output VCCH1R is at the ground level, the PMOS transistor 711 is turned on and the row address strobe signal RASB is inverted at the node N5. NMOS transistor 719 is turned on when node N5 is at a high level. NMOS transistors 720 and 721 prevent undershoot of node N5.

인버터들(701, 702)을 경유하여 노드(N5)의 신호가 NAND 게이트(703)로 입력된다. NAND 게이트들(703, 704)은 래치를 구성하며, PMOS 트랜지스터(705) 및 NMOS 트랜지스터(706)는 인버터를 구성한다. PMOS 트랜지스터(707) 및 NMOS 트랜지스터(708)는 각각 오버슈트 및 언더슈트의 발생을 방지한다.The signal from node N5 is input to NAND gate 703 via inverters 701 and 702. NAND gates 703 and 704 constitute a latch, and PMOS transistor 705 and NMOS transistor 706 constitute an inverter. PMOS transistor 707 and NMOS transistor 708 prevent the occurrence of overshoot and undershoot, respectively.

이와 같은 반도체 장치의 전원 제어 회로는 위에서 언급한 바와 같이, 파워-업 시 발생할 수 있는 불필요한 동작에 의한 과다 전류를 막아 주게 된다. 전원 전압 발생부(110)의 출력은 로우 어드레스 스트로브 버퍼의 전원으로 사용되는 외에도, 반도체 장치의 신호 발생기 및 래치단 등에 입력되어 초기 상태를 설정해 줄 수 있다. 이와 같이 함으로써 칩의 오동작을 방지하게 된다.As described above, the power supply control circuit of the semiconductor device prevents excessive current due to unnecessary operation that may occur during power-up. The output of the power supply voltage generator 110 may be used as a power source of the row address strobe buffer and may be input to a signal generator and a latch terminal of a semiconductor device to set an initial state. In this way, malfunction of the chip can be prevented.

본 발명은 이와 같은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to these embodiments, and many variations are possible by those skilled in the art within the spirit of the invention.

상술한 바와 같이, 본 발명에 의한 반도체 장치의 전원 제어 회로는 저 전력 셀프 리프레쉬 모드에서도 안정적으로 로우 어드레스 스트로브 버퍼로 전원이 공급되도록 하여 그 안에 저장되어 있는 데이타를 유지하도록 한다. 또한, 파워-업시에 과다 전류를 방지하여, 반도체 장치의 오동작을 방지한다.As described above, the power supply control circuit of the semiconductor device according to the present invention enables the power to be stably supplied to the low address strobe buffer even in the low power self refresh mode to maintain the data stored therein. In addition, excessive current is prevented at power-up, thereby preventing malfunction of the semiconductor device.

Claims

반도체 장치에 있어서,In a semiconductor device,

전원 전압(VINT)이 소정 제1 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제1 전원 전압 발생부;A first power supply voltage generator configured to output the power supply voltage VINT when the power supply voltage VINT is greater than or equal to the predetermined first reference voltage and to disable the output when the power supply voltage VINT is greater than or equal to the predetermined first reference voltage;

전원 전압(VINT)이 소정 제2 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제2 전원 전압 발생부; 및A second power supply voltage generator configured to output the power supply voltage VINT when the power supply voltage VINT is greater than or equal to a predetermined second reference voltage, and disable the output when the power supply voltage VINT is greater than or equal to the predetermined second reference voltage; And

상기 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 상기 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타내는 래치 논리 수단; 및The output of the first power supply voltage generator is called VCCH1, the output of the second power supply voltage generator is called VCCH2, its own output is called VCCH, and the output of its previous state is called PVCCH as follows. Latch logic means for indicating an output characteristic; And

상기 래치 논리 수단으로부터 출력되는 전원 전압에 의하여 구동되는 로우 어드레스 스트로브 버퍼를 구비하며,A row address strobe buffer driven by a power supply voltage output from said latch logic means,

상기 제1 기준 전압은 상기 제2 기준 전압보다 높은 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And the first reference voltage is higher than the second reference voltage.

제1항에 있어서, 상기 래치 논리 수단은The method of claim 1, wherein the latch logic means

상기 제1 전원 전압 발생부의 출력을 반전하는 제1 인버터;A first inverter for inverting the output of the first power voltage generator;

상기 제1 인버터의 출력과 다른 하나의 신호를 입력하는 제1 NAND 게이트;A first NAND gate configured to input a signal different from an output of the first inverter;

상기 제1 NAND 게이트의 출력과 상기 제2 전원 전압 발생부의 출력을 입력하며 그 자신의 출력을 상기 제1 NAND 게이트의 다른 하나의 입력으로 피드 백 하는 제2 NAND 게이트; 및A second NAND gate configured to input an output of the first NAND gate and an output of the second power supply voltage generator, and to feed back its own output to another input of the first NAND gate; And

상기 제2 NAND 게이트의 출력을 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And a second inverter for inverting the output of the second NAND gate.

제1항에 있어서, 상기 제1 전원 전압 발생부 및 상기 제2 전원 전압 발생부는 상기 반도체 장치의 내부에서 발생되는 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.The power supply control circuit of claim 1, wherein a power supply voltage generated inside the semiconductor device is applied to the first power supply voltage generator and the second power supply voltage generator.

제1항에 있어서, 상기 제1 전원 전압 발생부는The method of claim 1, wherein the first power supply voltage generator

제1 및 제2 노드;First and second nodes;

상기 전원 전압을 입력하며 그에 비례하는 전압이 상기 제1 노드에 나타나도록 하는 비교 전압 발생 수단;Comparison voltage generating means for inputting the power supply voltage and causing a voltage proportional thereto to appear at the first node;

상기 제1 노드에 오버슈트/언더슈트가 발생되는 것을 방지하는 오버슈트/언더슈트 방지 수단;Overshoot / undershoot prevention means for preventing overshoot / undershoot from occurring in the first node;

상기 전원 전압과 상기 제1 노드의 전압의 차가 일정 전압 이상인 경우에 상기 제2 노드가 로우 레벨이 되도록 하는 비교 수단;Comparison means for causing the second node to be at a low level when a difference between the power supply voltage and the voltage at the first node is equal to or greater than a predetermined voltage;

상기 전원 전압이 공급되는 초기에 상기 제2 노드를 하이 레벨로 설정하는 초기치 설정 수단;Initial value setting means for setting the second node to a high level at an initial stage when the power supply voltage is supplied;

상기 제2 노드의 로직 상태를 반전하여 출력하는 반전 수단; 및Inverting means for inverting and outputting a logic state of the second node; And

상기 인버터의 출력을 구동하는 것으로 상기 전압 전압에 의하여 구동되는 구동부를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로And a driving unit driven by the voltage and driving the output of the inverter.

제4항에 있어서, 상기 비교 전압 발생 수단은The method of claim 4, wherein the comparison voltage generating means

상기 전원 전압과 상기 제1 노드 사이에 직렬로 연결되어 있는 다수의 PMOS 트랜지스터들;A plurality of PMOS transistors connected in series between the power supply voltage and the first node;

상기 제1 노드와 접지 사이에 연결되어 있는 캐패시터; 및A capacitor coupled between the first node and ground; And

상기 제1 노드와 접지 사이에 연결되어 있는 저항을 구비하며,And a resistor connected between the first node and ground,

상기 다수의 PMOS 트랜지스터들의 각 게이트는 상기 제1 노드에 연결되어 있는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.Wherein each gate of the plurality of PMOS transistors is connected to the first node.

제4항에 있어서, 상기 오버슈트/언더슈트 방지 수단은The method of claim 4, wherein the overshoot / undershoot prevention means

상기 전원 전압에 그 소스 및 게이트가 공통 연결되어 있고 그 드레인이 상기 제1 노드에 연결되어 있는 PMOS 트랜지스터; 및A PMOS transistor whose source and gate are commonly connected to the power supply voltage and whose drain is connected to the first node; And

상기 제1 노드에 그 드레인이 연결되어 있고 그 소스 및 게이트가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose drain is connected to the first node and whose source and gate are grounded.

제4항에 있어서, 상기 비교 수단은The method of claim 4, wherein the comparing means

상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각의 게이트는 상기 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series between the power supply voltage and the second node, each gate connected to the first node; And

상기 제2 노드와 접지 사이에 직렬로 연결되어 있으며 각각의 게이트는 상기 제1 노드에 연결되어 있는 다수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And a plurality of NMOS transistors connected in series between the second node and ground, each gate having a plurality of NMOS transistors connected to the first node.

제4항에 있어서, 상기 초기치 설정 수단은The method of claim 4, wherein the initial value setting means

상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있고 각각의 게이트가 접지되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series between the power supply voltage and the second node and whose gates are grounded; And

그 드레인이 상기 제2 노드에 연결되어 있고, 그 게이트 및 그 소스가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose drain is connected to said second node and whose gate and its source are grounded.

제4항에 있어서, 상기 반전 수단은The method of claim 4, wherein the inversion means

상호 직렬로 연결되어 있으며 각각의 게이트가 상기 제2 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series with each other, the gates of which are connected to the second node; And

그 소스가 접지되어 있고 그 게이트가 상기 제2 노드에 연결되어 잇는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose source is grounded and whose gate is connected to the second node.

제4항에 있어서, 상기 구동부는The method of claim 4, wherein the driving unit

각각 상기 전원 전압에 의하여 구동되는 다수의 인버터들로 구성되어 있는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And a plurality of inverters each driven by the power supply voltage.

제1항에 있어서, 상기 제2 전원 전압 발생부는The method of claim 1, wherein the second power supply voltage generator

제1 및 제2 노드;First and second nodes;

제11항에 있어서, 상기 비교 전압 발생 수단은The method of claim 11, wherein the comparison voltage generating means

상기 전원 전압과 상기 제1 노드 사이에 직렬로 연결되어 있으며 각각의 게이트가 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series between the power supply voltage and the first node and each gate connected to the first node; And

상기 제1 노드와 접지 사이에 연결되어 있는 캐패시터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And a capacitor connected between the first node and ground.

제11항에 있어서, 상기 오버슈트/언더슈트 방지 수단은12. The method of claim 11 wherein said overshoot / undershoot prevention means

상기 전원 전압에 그 소스 및 게이트가 공통 연결되어 있고 상기 제1 노드에 그 드레인이 연결되어 있는 PMOS 트랜지스터; 및A PMOS transistor whose source and gate are commonly connected to the power supply voltage and whose drain is connected to the first node; And

상기 제1 노드에 그 드레인이 연결되어 있고 접지에 그 게이트 및 그 소스가 연결되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose drain is connected to the first node and whose gate and its source are connected to ground.

제11항에 있어서, 상기 비교 수단은The method of claim 11, wherein the comparison means

상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각의 게이트가 상기 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series between the power supply voltage and the second node and each gate connected to the first node; And

상기 제2 노드와 접지 사이에 상호 직렬 및 병렬로 연결되어 있으며 각각의 게이트가 상기 제1 노드에 연결되어 있는 다수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And a plurality of NMOS transistors connected in series and in parallel between the second node and ground, each gate connected to the first node.

제11항에 있어서, 상기 초기치 설정 수단은The method of claim 11, wherein the initial value setting means

상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각 그 게이트가 상기 제2 노드가 접지되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series between the power supply voltage and the second node, the gates of which are respectively connected to the second node; And

그 드레인이 상기 제2 노드에 연결되어 있고 그 소스 및 그 게이트가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose drain is connected to said second node and whose source and its gate are grounded.

제11항에 있어서, 상기 반전 수단은The method of claim 11, wherein the inverting means

상호 직렬로 연결되어 있으며 그 첫단의 소스가 상기 전원 전압에 연결되어 있고 각각의 게이트가 상기 제2 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및A plurality of PMOS transistors connected in series with each other, the first source of which is connected to the power supply voltage, and each gate of which is connected to the second node; And

그 게이트가 상기 제2 노드에 연결되어 있고 그 드레인이 상기 PMOS 트랜지스터들의 최종단의 드레인에 연결되어 있으며 그 소스가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And an NMOS transistor whose gate is connected to the second node and whose drain is connected to the drain of the last stage of the PMOS transistors and whose source is grounded.

제11항에 있어서, 상기 구동부는The method of claim 11, wherein the driving unit

반도체 장치에 있어서,In a semiconductor device,

상기 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 로우 어드레스 스트로브 신호를 RASB라하며, 그 자신의 출력을 VCCH1R 이라고 하며, 그 자신의 이전 상태의 출력을 PVCCH1R 이라고 할 때 다음과 같은 출력 특성을 나타내는 제1 래치 논리 수단;When the output of the first power supply voltage generator is called VCCH1, the row address strobe signal is called RASB, its own output is called VCCH1R, and the output of its previous state is called PVCCH1R. First latch logic means;

상기 제1 래치 논리 수단의 출력을 VCCH1R 이라 하고, 상기 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타내는 제2 래치 논리 수단; 및The output of the first latch logic means is called VCCH1R, the output of the second power supply voltage generator is called VCCH2, its own output is called VCCH, and its output of its previous state is called PVCCH as follows. Second latch logic means for indicating an output characteristic; And

상기 제2 래치 논리 수단으로부터 출력되는 전원 전압에 의하여 구동되는 로우 어드레스 스트로브 버퍼를 구비하며,A row address strobe buffer driven by a power supply voltage output from the second latch logic means,

제18항에 있어서, 상기 로우 어드레스 스트로브 신호가 로우 액티브인 경우에 상기 제1 래치 논리 수단은19. The logic of claim 18 wherein the first latch logic means when the row address strobe signal is low active.

상기 로우 어드레스 스트로브 신호를 반전하는 제1 인버터;A first inverter for inverting the row address strobe signal;

상기 인버터의 출력과 다른 하나의 신호를 입력하는 제1 NAND 게이트;A first NAND gate configured to input a signal different from an output of the inverter;

상기 제1 NAND 게이트의 출력과 상기 제1 전원 전압 발생부의 출력을 입력하며 그 자신의 출력을 상기 제1 NAND 게이트의 다른 하나의 입력으로 피드 백 하는 제2 NAND 게이트; 및A second NAND gate configured to input an output of the first NAND gate and an output of the first power voltage generator, and to feed back its own output to another input of the first NAND gate; And

제19항에 있어서, 상기 제1 래치 논리 수단은20. The apparatus of claim 19, wherein the first latch logic means

상기 제2 인버터의 출력에 나타나는 오버슈트 및 언더슈트를 방지하기 위한 오버슈트/언더슈트 방지 수단을 더 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.And overshoot / undershoot prevention means for preventing overshoot and undershoot appearing at the output of said second inverter.

제18항에 있어서, 상기 제2 래치 논리 수단은19. The apparatus of claim 18, wherein the second latch logic means

상기 제1 래치 논리 수단의 출력을 반전하는 제1 인버터;A first inverter for inverting the output of the first latch logic means;

제18항에 있어서, 상기 제1 전원 전압 발생부 및 상기 제2 전원 전압 발생부는 상기 반도체 장치의 내부에서 발생되는 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.19. The power supply control circuit of claim 18, wherein the first power supply voltage generator and the second power supply voltage generator are applied with a power supply voltage generated inside the semiconductor device.