KR100223830B1 - Method of manufacturing capacitor lower electrode - Google Patents

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Abstract

본 발명은 커패시터의 용량을 증가시키도록 한 커패시터의 하부전극 형성방법에 관한 것으로서, 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 절연막상에 도우푸트 제 1 도전층과 언도우푸트 제 2 도전층과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막과 제 2 도전층과 제 1 도전층의 양측면에 측벽 언도우푸트 제 3 도전층과 측벽 도우푸트 제 4 도전층과 측벽 언도우푸트 제 5 도전층을 차례로 형성하는 단계와, 상기 제 2 절연막을 제거하는 단계와, 그리고 상기 제 2, 제 3, 제 4, 제 5 도전층의 표면에 HSG층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of forming a lower electrode of a capacitor to increase a capacitance of a capacitor, the method comprising: forming a first insulating film having a contact hole on a semiconductor substrate, and forming a dopant on the contact hole and an insulating film adjacent to the contact hole; Forming a first conductive layer, an undoped footer, a second conductive layer, and a second insulating layer, and forming sidewall undoped third conductive layer and sidewall dough on both sides of the second insulating layer, the second conductive layer, and the first conductive layer. Sequentially forming a foot fourth conductive layer and a sidewall undoped fifth conductive layer, removing the second insulating film, and HSG on the surface of the second, third, fourth, and fifth conductive layers. And forming a layer.

Description

커패시터의 하부전극 형성방법How to form the lower electrode of the capacitor

본 발명의 반도체 소자의 제조방법에 관한 것으로 특히, 커패시터의 용량을 증가시키도록 한 커패시터의 하부전극 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device of the present invention, and more particularly, to a method for forming a lower electrode of a capacitor to increase the capacity of the capacitor.

일반적으로 커패시터의 용량을 증가시키는 방법에는 커패시터 하부전극의 표면에 굴곡을 갖는 폴리 실리콘층을 형성하여(예를 들면 HSG 실리콘 : HemiSperical Grained Si 등) 그 하분전극의 표면적을 증대시키어 커패시터의 용량을 증대시키는 방법을 사용하고 있다.In general, a method of increasing the capacitance of a capacitor is to form a polysilicon layer having a bend on the surface of the capacitor lower electrode (for example, HSG silicon: HemiSperical Grained Si, etc.) to increase the surface area of the lower electrode to increase the capacitance of the capacitor. I'm using the method.

이하, 첨부된 도면을 참고하여 종래의 커패시터의 하부전극 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a lower electrode of a conventional capacitor will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 커패시터의 하부전극 형성방법을 나타낸 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.

도 1a에 도시한 바와같이 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(11)의 표면이 노출되도록 상기 제 1 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.As shown in FIG. 1A, the first insulating layer 12 is formed on the semiconductor substrate 11, and the first insulating layer 12 is exposed to expose the surface of the semiconductor substrate 11 by photolithography and etching. It is selectively removed to form the contact hole 13.

도 1b에 도시한 바와같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 인(P)이 도핑된 도우푸트(Doped) 제 1 비정질 실리콘(14)을 증착하고, 상기 제 1 비정질 실리콘(14)상에 제 2 절연막(15)을 형성한다.As illustrated in FIG. 1B, a doped first amorphous silicon 14 doped with phosphorus (P) is deposited on the entire surface of the semiconductor substrate 11 including the contact hole 13, and the first amorphous The second insulating film 15 is formed on the silicon 14.

이때 상기 제 1 비정질 실리콘(14)의 증착조건은 LPCVD방법에 의해 Si2H6나 SiH4가스를 N2분위기에서 PH3가스를 이용하여 인(Phosphorous)을 인시튜 도핑(In-situ Doping)시키어 증착한다.At this time, the deposition condition of the first amorphous silicon 14 is in-situ doping (Phosphorous) using a pH 3 gas in a N 2 atmosphere Si 2 H 6 or SiH 4 gas by LPCVD method To be deposited.

이어, 상기 제 2 절연막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(16)를 패터닝한다.Subsequently, after the photoresist 16 is coated on the second insulating film 15, the photoresist 16 is patterned by an exposure and development process.

그리고 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 제 2 절연막(15)과 제 1 비정질 실리콘(14)이 상기 콘택홀(13) 내부와 그에 인접한 제 1 절연막(12)상에만 남도록 선택적으로 제거한다.And using the patterned photoresist 16 as a mask so that the second insulating film 15 and the first amorphous silicon 14 remain only inside the contact hole 13 and on the first insulating film 12 adjacent thereto. To remove it.

도 1c에 도시한 바와같이 상기 포토레지스트(16)를 제거하고, 상기 제 2 절연막(15)을 포함한 반도체 기판(11)의 전면에 도우푸트 제 2 비정질 실리콘을 증착한 후, 에치백 공정을 실시하여 상기 제 2 절연막(15)과 제 1 비정질 실리콘(14)의 양측면에 측벽 비정질 실리콘(17)을 형성한다.As shown in FIG. 1C, the photoresist 16 is removed, the dopant second amorphous silicon is deposited on the entire surface of the semiconductor substrate 11 including the second insulating layer 15, and then an etch back process is performed. As a result, sidewall amorphous silicon 17 is formed on both sides of the second insulating layer 15 and the first amorphous silicon 14.

도 1d에 도시한 바와같이 상기 제 2 절연막(15)을 제거하고, 상기 제 1 비정질 실리콘(14)과 측벽 비정질 실리콘(17)이 형성된 반도체 기판(11)을 고진공(High Vacuum)장비에서 Si2H6가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 1 비정질 실리콘(14)과 측벽 비정질 실리콘(17)의 표면을 HSG층(18)으로 형성한다.As shown in FIG. 1D, the second insulating layer 15 is removed, and the semiconductor substrate 11 on which the first amorphous silicon 14 and the sidewall amorphous silicon 17 are formed is removed from the Si 2 in high vacuum equipment. H 6 gas is irradiated to form a seed, and an annealing process is performed at about 600 to 650 ° C. to form the HSG layer 18 on the surface of the first amorphous silicon 14 and the sidewall amorphous silicon 17. To form).

여기서 상기 HSG층(18)은 시드를 결정핵으로 사용하여 상기 제 1 비정질 실리콘(14)과 측벽 비정질 실리콘(17)에 있는 실리콘 원자가 Si2H6시드로의 이동을 통해 표면이 불규칙한 HSG층(18)을 형성한다.Here, the HSG layer 18 is a HSG layer having an irregular surface through the transfer of silicon atoms in the first amorphous silicon 14 and the sidewall amorphous silicon 17 to the Si 2 H 6 seed using a seed as a crystal nucleus. 18).

그러나 이와같이 종래의 커패시터의 하부전극 형성방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of forming the lower electrode of the capacitor, there are the following problems.

즉, 인(P)이 도핑된 도우푸트 비정질 실리콘을 사용함으로써 HSG층 형성시 도펀트에 의해 실리콘의 마이그레이션(Migration) 효과가 떨어져 표면의 증대가 효과가 감소하고, 어닐공정시 인의 확산에 의해 전체 도핑농도의 저하로 인해 커패시턴스에 악영향을 미친다.That is, by using dopant amorphous silicon doped with phosphorus (P), the migration effect of silicon is reduced by the dopant when forming the HSG layer, so that the effect of increasing the surface is reduced, and the entire doping is performed by diffusion of phosphorus during the annealing process. The drop in concentration adversely affects the capacitance.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 커패시터 하부전극의 표면적을 극대화시키도록 한 커패시터의 하부전극 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a lower electrode of a capacitor to maximize the surface area of the lower electrode of the capacitor to solve the above problems.

도 1a 내지 도 1d는 종래의 커패시터의 하부전극 형성방법을 나타낸 공정단면도1A through 1D are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.

도 2a 내지 도 2e는 본 발명에 의한 커패시터의 하부전극 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a lower electrode of a capacitor according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체 기판 22 : 제 1 절연막21 semiconductor substrate 22 first insulating film

23 : 콘택홀 24 : 제 1 비정질 실리콘23 contact hole 24 first amorphous silicon

25 : 제 2 비정질 실리콘 26 : 제 2 절연막25: second amorphous silicon 26: second insulating film

27 : 포토레지스트 28 : 제 3 비정질 실리콘27: photoresist 28: third amorphous silicon

29 : 제 4 비정질 실리콘 30 : 제 5 비정질 실리콘29: fourth amorphous silicon 30: fifth amorphous silicon

31 : HGS층31: HGS layer

상기와 같은 목적을 달성하기 위한 본 발명에 의한 커패시터의 하부전극 형성방법은 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 절연막상에 도우푸트 제 1 도전층과 언도우푸트 제 2 도전층과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막과 제 2 도전층과 제 1 도전층의 양측면에 측벽 언도우푸트 제 3 도전층과 측벽 도우푸트 제 4 도전층과 측벽 언도우푸트 제 5 도전층을 차례로 형성하는 단계와, 상기 제 2 절연막을 제거하는 단계와, 그리고 상기 제 2, 제 3, 제 4, 제 5 도전층의 표면에 HSG층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method of forming a lower electrode of a capacitor, the method including forming a first insulating film having a contact hole on a semiconductor substrate, and forming a first dopant on the contact hole and an insulating film adjacent thereto. Forming a layer, an undoped second conductive layer, and a second insulating layer, and forming sidewall undoped third conductive layer and sidewall dopant on both sides of the second insulating layer, the second conductive layer, and the first conductive layer. Forming a fourth conductive layer and a sidewall undoped fifth conductive layer in sequence, removing the second insulating film, and forming an HSG layer on the surfaces of the second, third, fourth, and fifth conductive layers. Forming comprising the step of forming.

이하, 첨부된 도면을 참고하여 본 발명에 의한 커패시터의 하부전극 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a lower electrode of a capacitor according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 의한 커페시터의 하부전극 형성방법을 나타낸 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a lower electrode of a capacitor according to the present invention.

도 2a에 도시한 바와같이 반도체 기판(21)상에 제 1 절연막(22)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(21)의 표면이 노출되도록 상기 제 1 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.As shown in FIG. 2A, the first insulating film 22 is formed on the semiconductor substrate 21, and the first insulating film 22 is exposed to expose the surface of the semiconductor substrate 21 by photolithography and etching. It is selectively removed to form the contact hole 23.

도 2b에 도시한 바와같이 상기 콘택홀(23)을 포함한 반도체 기판(21)의 전면에 인(P)이 도핑된 도우푸트(Doped) 제 1 비정질 실리콘(24) 및 언도우푸트(Undoped) 제 2 비정질 실리콘(25)을 증착하고, 상기 제 2 비정질 실리콘(25)상에 제 2 절연막(26)을 형성한다.As shown in FIG. 2B, a doped first amorphous silicon 24 and an undoped product doped with phosphorus (P) on the front surface of the semiconductor substrate 21 including the contact hole 23. 2 amorphous silicon 25 is deposited and a second insulating film 26 is formed on the second amorphous silicon 25.

이어, 상기 제 2 절연막(26)상에 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(27)를 패터닝한다.Subsequently, after the photoresist 27 is coated on the second insulating layer 26, the photoresist 27 is patterned by an exposure and development process.

그리고 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 제 2 절연막(26)과 제 2 비정질 실리콘(25)과 제 1 비정질 실리콘(24)이 상기 콘택홀(23) 내부와 그에 인접한 제 1 절연막(22)상에만 남도록 선택적으로 제거한다.The second insulating layer 26, the second amorphous silicon 25, and the first amorphous silicon 24 may be formed in the contact hole 23 and adjacent to the first insulating layer 26 using the patterned photoresist 27 as a mask. It is selectively removed so that it remains only on the insulating film 22.

도 2c에 도시한 바와같이 상기 포토레지스트(27)를 제거하고, 상기 제 2 절연막(26)을 포함한 반도체 기판(21)의 전면에 언도우푸트 제 3 비정질 실리콘(28)과 도오푸트 제 4 비정질 실리콘(29)과 언도우푸트 제 5 비정질 실리콘(30)을 차례로 증착한다.As shown in FIG. 2C, the photoresist 27 is removed and the undoped third amorphous silicon 28 and the doped fourth amorphous are formed on the entire surface of the semiconductor substrate 21 including the second insulating layer 26. Silicon 29 and the undoped fifth amorphous silicon 30 are sequentially deposited.

도 2d에 도시한 바와같이 상기 제 3, 제 4, 제 5 비정질 실리콘(28,29,30)의 전면에 에치백 공정을 실시하여 상기 제 2 절연막(26)과 제 2 비정질 실리콘(25)과 제 1 비정질 실리콘(24)의 양측면에 측벽 제 1, 제 2, 제 3 비정질 실리콘(28a,29a,30a)을 형성한다.As shown in FIG. 2D, an etch back process is performed on the entire surfaces of the third, fourth, and fifth amorphous silicon 28, 29, and 30 to form the second insulating layer 26 and the second amorphous silicon 25. Sidewalls of the first, second, and third amorphous silicon (28a, 29a, 30a) are formed on both sides of the first amorphous silicon (24).

도 2d에 도시한 바와같이 상기 제 2 절연막(26)을 제거하고, 상기 제 1, 제 2 비정질 실리콘(24,25)과 측벽 제 1, 제 2, 제 3 비정질 실리콘(28a,29a,30a)이 형성된 반도체 기판(21)을 고진공(High Vacuum)장비에서 Si2H6가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 2 비정질 실리콘(25)과 측벽 제 1, 제 2, 제 3 비정질 실리콘(28a,29a,30a)의 표면을 HSG층(31)으로 형성한다.As shown in FIG. 2D, the second insulating layer 26 is removed, and the first and second amorphous silicon 24 and 25 and the sidewalls of the first, second and third amorphous silicon 28a, 29a and 30a are removed. The formed semiconductor substrate 21 is irradiated with Si 2 H 6 gas in a high vacuum apparatus to form a seed, and the second amorphous silicon is subjected to an annealing process at about 600 to 650 ° C. The surface 25 and the surfaces of the first, second, and third amorphous silicon 28a, 29a, and 30a are formed of the HSG layer 31.

이상에서 설명한 바와같이 본 발명에 의한 커패시터의 하부전극 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the method of forming the lower electrode of the capacitor according to the present invention has the following effects.

첫째, 도우푸트 비정질 실리콘과 언도우푸트 비정질 실리콘을 연속적으로 증착하여 HSG층을 형성하기전에 언도우푸트 비정질 실리콘의 표면이 노출되게 함으로써 도펀트에 의해 실리콘의 마이그레이션 효과의 저하를 방지할 수 있다.First, it is possible to prevent deterioration of the migration effect of silicon by dopants by exposing the surface of the undoped amorphous silicon and the undoped amorphous silicon in a continuous deposition process before forming the HSG layer.

둘째, HSG층을 형성하기 위한 어닐공정시 도우푸트 비정질 실리콘의 도펀트가 언우푸트 비정질 실리콘으로 자동확산되어 도핑의 균일성을 유지함으로써 하부전극의 표면적을 극대화시킬 수 있다.Second, during the annealing process for forming the HSG layer, the dopant amorphous silicon dopant is automatically diffused into the unputed amorphous silicon to maximize the surface area of the lower electrode by maintaining the doping uniformity.

Claims (1)

반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;Forming a first insulating film having a contact hole on the semiconductor substrate; 상기 콘택홀 및 그에 인접한 절연막상에 도우푸트 제 1 도전층과 언도우푸트 제 2 도전층과 제 2 절연막을 차례로 형성하는 단계;Sequentially forming a dough foot first conductive layer, an undo foot second conductive layer, and a second insulating film on the contact hole and the insulating layer adjacent thereto; 상기 제 2 절연막과 제 2 도전층과 제 1 도전층의 양측면에 측벽 언도우푸트 제 3 도전층과 측벽 도우푸트 제 4 도전층과 측벽 언도우푸트 제 5 도전층을 차례로 형성하는 단계;Sequentially forming sidewall undoput third conductive layer, sidewall dopeput fourth conductive layer, and sidewall undoput fifth conductive layer on both sides of the second insulating layer, the second conductive layer, and the first conductive layer; 상기 제 2 절연막을 제거하는 단계; 그리고Removing the second insulating film; And 상기 제 2, 제 3, 제 4, 제 5 도전층의 표면에 HSG층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 하부전극 형성방법.And forming an HSG layer on the surfaces of the second, third, fourth, and fifth conductive layers.
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