KR100223672B1 - 커플링현상에 의한 액티브 피크 전류를 방지하기위한 반도체 장치 - Google Patents
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Abstract
본 발명은 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브 피크 전류를 방지하기 위한 반도체 장치에 관한 것으로, 미리 설정된 상승된 전원전압 레벨의 신호와 상기 마스터 클럭의 두번째 사이클부터 입력으로 하는 래치형 난드 또는 노아 논리 게이트로 이루어져 하이로 인에이블 되었을 경우 계속 그 상태를 유지하는 감지신호를 제공하는 감지회로와, 상기 감지신호 및 상기 마스터 클럭을 입력으로 하여 상기 마스터 클럭의 첫번째 사이클에서는 스탠바이 전류를 제공하고 두번째 사이클에서는 액티브 전류를 제공하는 제어회로를 가진다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브 피크 전류를 방지하기 위한 반도체 장치에 관한 것이다.
일반적으로, 시스템내에 위치한 다수의 메모리 칩들은 동일한 전원전압을 공급받으며 콘트롤로 칩에서 발생된 마스터 클럭에 의해 동작이 제어된다. 외부에서 전원을 온하면 전원전원 공급단에서 전원전압이 생성되는데 이는 0V에서 설정 전압 까지 일정한 기울기를 가지며 상승한다. 이러한 기울기가 설정전압 까지 도달되면 마스터 클럭도 초기 전압을 하이로 되어 마스터 클럭이 로우 인에이블되기 전까지는 칩은 동작되지 않는다. 그러나, 시스템 전원전압이 설정 전압으로 상승되면서 마스터 클럭에 영향을 주어 그 마스터 클럭을 트립 포인트(trip point) 이상 까지 상승시켰다가 떨어뜨리면서 마스터 클럭을 (하이에서 로우)인에이블시켜 불필요한 액티브 전류를 유발시킨다.
도 1은 종래 기술의 일실시예에 따른 커플링현상에 의한 액티브 피크 전류를 방지하기 위한 반도체 장치를 보인 도면이다. 도 1을 참조하면, 인용부호 100은 전원전압이 설정 전압까지 상승됨을 감지하고 그 감지신호 PVCCH를 제공하는 설정전압 감지회로 100이다. 설정전압 감지회로 100은 전원전압단과 접지전압단 사이에 피형 모오스 부하 트랜지스터 2와 커패시터 4가 각기 접속되며 피형 모오스 부하 트랜지스터 2의 게이트단과 인버터 6, 8이 접속된다. 마스터 클럭 감지회로 106은 콘트롤로로 부터의 마스터 클럭 107을 입력으로 하고 마스터 클럭이 디스에이블되었음을 감지하고 인버터 24를 통하여 그 감지신호 PMD를 제공한다. 설정전압 및 마스터 클럭 감지회로 101은 상기 감지신호 PVCCH와 PMD를 입력으로 하고 감지신호 PPMD를 제공한다. 설정전압 및 마스터 클럭 감지회로 101은 래치형의 난드게이트 10, 14와 인버터 12로 구성된다. 마스터 클럭 제어 발생 회로 102는 상기 신호 PPMD와 마스터 클럭을 입력으로 하고 상기 PPMD가 인에이블 되었을 때만 상기 마스터 클럭을 입력한다. 마스터 클럭 제어 발생 회로 102는 상기 신호 PPMD를 입력으로 하는 인버터 16과 그 인버터 16을 통하여 반전된 신호와 상기 마스터 클럭신호를 입력으로 하는 노아 게이트 18과 이의 출력을 입력으로 하는 인버터 20, 22로 이루어진 버퍼 104로 구성되어 마스터 클럭의 인에이블/디스에이블 상태에 대응하여 인에이블/디스에이블 되는 신호 PM을 메모리 칩들 105에 제공한다. 하지만, 시스템의 전원전압이 설정 전압으로 상승할때 마스터 클럭에 커플링이 발생하여 그 마스터 클럭을 트립 포인트 이상 까지 상승했다가 하강하면서 원치않는 액티브 피크 전류가 발생하게 되는 문제점이 있다.
도 3은 도 1의 종래 기술의 일실시예에 따른 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의해 발생되는 액티브 피크 전류를 보인 도면이다. 도 3를 참조하면, 먼저, 시간대 전압의 그래프도를 참조하면, 시스템 전원전압이 상승하면서 마스터 클럭도 일정 기울기를 가지며 상승하는데 발생되는 커플링현상으로 인하여 마스터 클럭 입력신호의 트립포인트 이상까지 클럭 파형이 상승하고 하강하면서 하단의 시간대 전류 그래프도 처럼 스탠바이 전류를 유지하지 못하고 액티브 피크 전류가 발생한다. 즉, 커플링현상으로 신호 PPMD를 하이로 되게 하고 마스터 클럭의 입력신호가 로우로 하강하면 이를 인식하여 신호 PM은 하이로 된다. 따라서, 칩은 액티브 상태가 되고 불필요한 액티브전류가 흐르게 된다. 신호 PPMD는 일단 하이 상태를 유지하면 전원이 오프될때까지 로우 상태로 되지 않기 때문에 마스터 클럭이 커플링에 의해 트립 포인트 상하로 천이 하더라도 PPMD는 계속 하이 상태를 유지한다. 이후 마스터 클럭이 트립 포인트 이상까지 상승하면 신호 PM이 로우가 되어 스탠바이 상태가 되며 스탠바이 전류를 흐르게 한다. 그 후에 콘트롤로는 칩을 동작시키기 위해 임의로 마스터 클럭을 동작시키는데 이에 따라 신호 PM이 동작하여 칩을 인에이블 또는 디스에이블시킨다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브전류를 방지하기 위한 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 전류소모를 감소하기 위한 반도체 장치를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 커플링현상에 의한 액티브 피크 전류를 방지하기 위한 반도체 장치를 보인 도면.
도 2는 본 발명의 일실시예에 따른 커플링현상에 의한 액티브 피크 전류를 방지하기 위한 반도체 장치를 보인 도면.
도 3는 도 1의 종래 기술의 일실시예에 따른 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의해 발생되는 액티브 피크 전류를 보인 도면.
도 4는 도 2의 본 발명의 일실시예에 따른 전원전압과 마스터 클럭간의 커플링현상에도 일정한 스탠바이 전류가 흐름을 보인 도면.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브 피크 전류를 방지하기 위한 반도체 장치에 있어서, 미리 설정된 상승된 전원전압 레벨의 신호와 상기 마스터 클럭의 두번째 사이클부터 입력으로 하는 래치형 난드 또는 노아 논리 게이트로 이루어져 하이로 인에이블 되었을 경우 계속 그 상태를 유지하는 감지신호를 제공하는 감지회로와, 상기 감지신호 및 상기 마스터 클럭을 입력으로 하여 상기 마스터 클럭의 첫번째 사이클에서는 스탠바이 전류를 제공하고 두번째 사이클에서는 액티브 전류를 제공하는 제어회로를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 회로의 구성소자등과 같은 많은 특정사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다.
도 2는 본 발명의 일실시예에 따른 커플링현상에 의한 액티브 피크 전류를 방지하기 위한 반도체 장치를 보인 도면이다. 도 2를 참조하면, 인용부호 108은 전원전압이 설정 전압까지 상승됨을 감지하고 제 1감지신호 PVCCH를 제공하는 설정전압 감지회로 또는 제 1감지회로 108이다. 제 1감지회로 108은 종래의 구조와 동일한 전원전압단과 접지전압단 사이에 피형 모오스 부하 트랜지스터 26과 커패시터 28이 각기 접속되며 피형 모오스 부하 트랜지스터 26의 게이트단과 인버터 30, 32가 접속된다. 마스터 클럭 감지회로 115 또는 제 2감지회로는 콘트롤로로 부터의 마스터 클럭 116을 입력으로 하고 마스터 클럭이 디스에이블되었음을 감지하고 인버터 56을 통하여 제 2감지신호 PMD를 제공한다. 설정전압 및 마스터 클럭 감지회로 109 또는 제 3감지회로는 상기 제 1감지신호 PVCCH와 제 2감지신호 PMD를 입력으로 하고 상기 전원전압과 마스터 클럭이 각각 전원업 상태와 디스에이블 상태일때를 감지하여 제 3감지신호 PMDA를 제공한다. 설정전압 및 마스터 클럭 래치 감지회로 110 또는 제 4감지회로는 상기 제 3감지신호 PMDA 및 마스터 클럭을 입력으로 하고 상기 전원업 상태의 완료와 상기 마스터 클럭이 두번째 디스에이블 상태를 감지하여 제 4감지신호 PPMD를 제공한다. 제 4감지회로 110은 상기 제 3감지신호 PMDA와 마스터 클럭을 입력으로 하는 래치형의 난드게이트 40, 42와 이의 출력신호와 마스터 클럭을 입력으로 하는 래치형의 노아게이트 44, 46으로 이루어져 제 4감지신호 PPMD를 제공한다. 이러한 상기 제 4감지신호 PPMD는 일단 하이로 인에이블될 경우에는 전원이 오프되기 전에는 로우로 디스에이블되지 않는다. 마스터 클럭 제어 발생회로 111 또는 제어회로는 상기 제 4감지신호 PPMD와 마스터 클럭을 입력으로 한다. 다만, 제 4감지신호 PPMD가 하이 레벨일때만 상기 마스터 클럭을 입력으로 하고 상기 마스터 클럭이 두번째 사이클 이후의 인에이블/디스에이블될때마다 인에이블/디스에이블되며 하이레벨이 되어 액티브가 된 상태에서 상기 마스터 클럭이 인에이블되면 메모리 칩들 114에 액티브 전류를 제공한다. 따라서, 종래의 기술과는 달리 전원전압이 설정 전압으로 상승하면서 마스터 클럭에 발생하는 커플링현상으로 마스터 클럭이 천이가 되더라도 첫번째 사이클에서는 회로 111의 출력신호인 PM이 인에이블되지 않아 칩들 114이 계속 스탠바이 상태를 유지하여 스탠바이 전류만을 흐른다. 상기 제 4감지신호 PPMD를 입력으로 하는 인버터 48과 이의 반전신호와 마스터 클럭을 입력으로 하는 노아게이트 50(블럭 112)은 인버터 52, 54의 버퍼 113를 통하여 상기 신호 PM을 출력한다. 이때, 제어회로 111은 제 4감지신호 PPMD는 일단 하이로 인에이블되면 전원이 오프되기 전에는 로우상태로 디스에이블되지 않는다. 따라서, 제 4감지신호 PPMD가 하이로 된후에는 입력되는 마스터 클럭이 임의의 상태가 되더라도 영향을 주지 못한다. 도 4는 도 2의 본 발명의 일실시예에 따른 전원전압과 마스터 클럭간의 커플링현상에도 일정한 스탠바이 전류가 흐름을 보인 도면이다. 도 4의 상단 시간대 전류의 그래프를 먼저 참조하면, 시스템 전원이 일정한 기울기로서 상승하면 마스터 클럭도 임의의 시간차를 유지하며 일정한 기울기로 상승한다. 마스터 클럭이 전원전압과의 커플링현상으로 인하여 마스터 클럭 입력신호 트립 포인트 이상까지 상승하게 되어 제 2감지신호 PMD가 마스터 클럭이 로우 상태로 디스에이블시키지 않는한 인에이블 상태를 유지하게 된다. 제 3감지신호 PMDA가 인에이블된후 마스터 클럭이 트립 포인트 이하 까지 하강 한다 해도 제 4감지신호 PPMD는 인에이블되지 않고 마스터 클럭이 한 사이클 지난후에 PPMD가 인에이블된다. 그러므로, 전원전압의 상승시 발생하는 마스터 클럭의 커플링이 발생하더라도 PPMD가 인에이블 되지 않으므로 PM은 인에이블되지 않아 칩들 114는 스탠바이 상태(하단의 시간대 전류 그래프도 참조)를 유지하게 되어 스탠바이 전류만 흐르게 한다. 이후 콘트롤러에서 칩을 동작 시키기 위해 임의로 마스터 클럭을 인에이블시키면 칩들 114는 액티브상태가 되어 액티브 전류를 흐르게 한다.
상기한 바와 같은 본 발명을 따르면, 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브전류를 방지할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (6)
- 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브피크전류를 방지하기 위한 반도체 장치에 있어서:미리 설정된 상승된 전원전압 레벨의 신호와 상기 마스터 클럭의 두번째 사이클부터 입력으로 하는 래치형 난드 또는 노아 논리 게이트로 이루어져 하이로 인에이블 되었을 경우 계속 그 상태를 유지하는 감지신호를 제공하는 감지회로와;상기 감지신호 및 상기 마스터 클럭을 입력으로 하여 상기 마스터 클럭의 첫번째 사이클에서는 스탠바이 전류를 제공하고 두번째 사이클에서는 액티브 전류를 제공하는 제어회로를 가지는 것을 특징으로 하는 반도체 장치.
- 상승되는 전원전압과 마스터 클럭간의 커플링현상에 의한 원하지 않는 액티브피크전류를 방지하기 위한 반도체 장치에 있어서;외부에서 인가되는 전원전압이 미리 설정된 전압으로 전원업 상태의 제 1감지신호를 제공하기 위한 제 1감지회로와;마스터 클럭이 디스에이블 상태의 제 2감지신호를 제공하기 위한 제 2감지회로와;상기 제 1감지신호와 제 2감지신호를 입력으로 하고 상기 전원전압과 마스터 클럭이 각각 전원업 상태와 디스에이블 상태일때를 감지하여 제 3감지신호를 제공하기 위한 제 3감지회로와;상기 제 3감지신호 및 마스터 클럭을 입력으로 하고 상기 전원업 상태의 완료와 상기 마스터 클럭이 두번째 디스에이블 상태를 감지하여 제 4감지신호를 제공하기 위한 제 4감지회로와;상기 제 4감지신호를 입력으로 하여 그 제 4감지신호가 하이 레벨일때만 상기 마스터 클럭을 입력으로 하고 상기 마스터 클럭이 두번째 사이클 이후의 인에이블/디스에이블될때마다 인에이블/디스에이블되며 하이레벨이 되어 액티브가 된상태에서 상기 마스터 클럭이 인에이블되면 메모리 칩들에 액티브 전류를 제공하기 위한 제어회로로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 2항에 있어서; 상기 제어회로는,상기 전원전압이 설정전압으로 전원업되면서 상기 마스터 클럭간의 커플링에 의해 상기 마스터 클럭이 천이되어도 상기 마스터 클럭의 첫번째 사이클 내에서는 스탠바이 상태를 유지하는 전류를 제공함을 특징으로 하는 반도체 장치.
- 제 2항에 있어서; 상기 제어회로는,상기 제 4감지신호을 입력으로 하는 인버터와 그 인버터의 반전신호와 상기 마스터 클럭을 입력으로 하는 노아 게이트로 이루어진 제 5감지회로와 그 제 5감지회로의 출력을 입력으로 하여 상기 메모리 칩들에 액티브 전류 또는 스탠바이 전류를 제공하는 버퍼로 이루어짐을 특징으로 하는 반도체 장치.
- 제 2항에 있어서; 상기 제 4감지회로는,래치형의 난드 또는 노아게이트로 이루어지며 상기 제 4감지신호는 일단 하이로 인에이블될 경우에는 전원이 오프되기 전에는 로우로 디스에이블되지 않음을 특징으로 하는 반도체 장치.
- 제 2항에 있어서; 상기 4감지회로는,상기 마스터 클럭이 상기 전원전압에 의해 커플링되어도 인에이블되지 않고 상기 마스터 클럭의 두번째 사이클 이후에서 인에이블됨을 특징으로 하는 반도체 장치.
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| KR1019960062903A KR100223672B1 (ko) | 1996-12-07 | 1996-12-07 | 커플링현상에 의한 액티브 피크 전류를 방지하기위한 반도체 장치 |
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