KR100223652B1 - Method for using 1 bit to 2 bit memory amd its memory device - Google Patents

Abstract

본발명은 1비트데이타를 2비트메모리에 저장하는데있어서 순차적으로 입력되는 1비트데이타 2개를 2비트메모리구성의 LSB에 첫 번째 입력되는 데이터를 기록하고, 두 번째 데이터를 MSB에 저장하는 방식을 사용함으로서 같은양의 1비트데이타를 저장하므로 메모리의 필요한 용량을 감소 시킬 수 있다.In the present invention, in order to store 1-bit data into 2-bit memory, two 1-bit data that are sequentially input are recorded in the LSB of the 2-bit memory configuration, and the second data is stored in the MSB. By using it, the same amount of 1-bit data is stored, so the required amount of memory can be reduced.

Description

메모리장치에 있어서 2비트메모리를 1비트메모리로 사용하기위한 방법 및 장치Method and apparatus for using 2-bit memory as 1-bit memory in memory device

본 발명은 ASIC 설계시의 메모리사용방법에 관한 것으로,특히 2비트메모리를 1비트메모리로 사용토록 하는 방법 및 회로에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory usage method in designing an ASIC, and more particularly, to a method and a circuit for using a 2-bit memory as a 1-bit memory.

일반적으로 ASIC개발시 FAB을 수행하는 ASIC밴더(Vendor)들은 프로그램어블한 RAM을 준비하고 있으나 이를 이용하여 만들 수 있는 최소워드 크기는 2비트이므로 1비트메모리로 응용 할수 없게 된다.In general, ASIC vendors (Vendors) that perform FABs during ASIC development prepare a programmable RAM, but the minimum word size that can be created using this is 2 bits, so it cannot be applied to 1-bit memory.

도 1은 메모리인 램(106)과, 상기 램(106)의 리드제어신호를 발생하는 리드제어부(101)와, 상기 램(106)의 라이트제어신호를 발생하는 라이트제어부(102)와, 라이트인에이블제어신호단(WENABLE)의 신호에 따라 상기 리드/라이트제어부(101, 102)에서 발생하는 리드/라이트제어신호(rd csn/cen, wr csn/cen)를 선택하여 상기 램(106)에서의 억세스에 필요로 하는 칩선택(csn), 라이트인에이블(wen), 출력인에이블(oen)를 제공하는 멀티플렉셔(103-105)와, 상기 램(106)의 출력을 상기 라이트인에이블신호(WENABLE)의 신호에 따라 래치하여 타이밍에 맞춰 출력하는 디플립플롭(107)으로 구성된다. 도 2,3의 각 타이밍도는 도 1의 각단자에 표시된 동일기호로 기재된 부분의 신호 리드/라이트동작 타이밍도이다. 도 1∼도 3의 예시와 같이 램(106)의 도 2의 라이트동작을 위한 제어신호(wr-csn,wr-wen)는 라이트제어부(102)에서 발생하고, 상기 램(106)의 도 3의 리드동작을 위한 제어신호(rd-csn, rd-oen)는 리드제어부(102)에서 발생한다. 상기 리드/라이트 제어신호(wr-csn, wrwen, rd-csn, rd-oen)는 도2,도 3의 예와같이 멀티플렉셔(103-105)에서 라이트인에이블단(WENABLE)의 신호가 하이일때는 램(106)은 라이트모드가 되도록 상기 라이트제어부(102)의 출력을 선택토록 하고, 로우일때는 리드모드가 되도록 상기 리드제어부(101)의 출력을 선택토록한다. 그러나 램(106)은 2비트구성으로서 2n+1개의 1비트데이타를 저장하기 위해 2n+1x2비트의 용량이 요구되며, 상기 디플립플롭(107)은 램(106)으로부터 읽은데이타를 래치하는데 사용된다. 상기 디플립플롭(107)의 리세트신호는 인버터(108)에 의해 반전된 신호에 의해 변환되어 리드제어동작시에만 동작하도록 되어있다. 라이트모드시는 라이트제어부(102)의 출력만 멀티플렉셔(103-105)를 통해 출력되어 램(106)로 입력토록 되어 있어 램(106)은 csn의 폴링에지에서 라이트동작을 수행한다. 이 경우 램(106)의 입력중 MSB는 사용하지 않으므로 접지된다. 그리고 램(106)의 라이트시 디플립플롭(107)은 리세트되어 동작하지 않는다. 상기한 바와같이 도 1의구성에 의한 방법은 2n+1개의 1비트데이타를 2비트메모리에 저장하기 위해서는 2n+1X 2비트용량이 필요하며, 상기 이용량의 절반은 사용하지 않으므로 효율적이지 못하는 문제점이 있다.1 shows a RAM 106 as a memory, a read control unit 101 for generating a read control signal of the RAM 106, a light control unit 102 for generating a light control signal of the RAM 106, and a write; The read / write control signals rd csn / cen and wr csn / cen generated by the read / write control units 101 and 102 are selected according to the signal of the enable control signal terminal WENABLE, A multiplexer 103-105 providing chip selection (csn), write enable (wen), and output enable (oen) required for access of the RAM 106 and the output of the RAM 106 to the write enable signal. And a flip-flop 107 which is latched in accordance with a signal of (WENABLE) and output according to timing. 2 and 3 are timing diagrams of signal read / write operations of portions indicated by the same symbols shown in the respective terminals of FIG. As illustrated in FIGS. 1 to 3, the control signals wr-csn and wr-wen for the write operation of FIG. 2 of the RAM 106 are generated by the light control unit 102, and the RAM 106 is illustrated in FIG. 3. The control signals rd-csn and rd-oen for the read operation of are generated in the read control unit 102. In the read / write control signals wr-csn, wrwen, rd-csn, and rd-oen, the signal of the write enable end of the multiplexer 103-105 is high as shown in FIGS. In this case, the RAM 106 selects the output of the light control unit 102 to be in the write mode, and in the low state, selects the output of the read control unit 101 to be in the read mode. RAM 106, however, is a 2-bit configuration and requires 2n + 1x2 bits of capacity to store 2n + 1 1-bit data, and the flip-flop 107 is used to latch data read from RAM 106. do. The reset signal of the flip-flop 107 is converted by the signal inverted by the inverter 108 to operate only during the read control operation. In the light mode, only the output of the light control unit 102 is output through the multiplexers 103-105 to be input to the RAM 106, so the RAM 106 performs the write operation at the falling edge of csn. In this case, the MSB of the input of the RAM 106 is not used and is grounded. The def flip-flop 107 at the time of writing the RAM 106 is reset and does not operate. As described above, the method according to the configuration of FIG. 1 requires 2n + 1X 2-bit capacity in order to store 2n + 1 1-bit data in a 2-bit memory, and is not efficient because half of the used amount is not used. There is this.

따라서 본발명의 목적은 2n+1개의 1비트데이타를 2비트메모리에 저장하는데 2nX2비트용량의 메모리를 사용하여 사용하지 않는 영역이 없이 사용함으로서 같은 용량의 데이터를 저장하는데 기존의 절반의 메모리만을 할수 있도록 하는 방법 및 회로를 제공함에 있다.Therefore, the purpose of the present invention is to store 2n + 1 1bit data in 2bit memory and use 2nX2bit memory without using unused area, so that only half of existing memory can be used to store the same capacity data. To provide a method and a circuit.

상기 목적을 수행하기위한 본발명은 1비트데이타를 2비트메모리에 저장하는데있어서 순차적으로 입력되는 1비트데이타 2개를 2비트메모리구성의 LSB에 첫 번째 입력되는 데이터를 기록하고, 두 번째 데이터를 MSB에 저장하는 방식을 사용함으로서 같은양의 1비트데이타를 저장하므로 메모리의 필요용량을 감소시키도록 하는데 특징이 있다.In order to accomplish the above object, the present invention stores two bits of one-bit data which are sequentially input in storing one-bit data in a two-bit memory, and records the first data input to the LSB of the two-bit memory configuration, and writes the second data. By using the method of storing in the MSB, the same amount of 1-bit data is stored so that the required amount of memory is reduced.

도 1는 종래의 시스템도1 is a conventional system diagram

도 2는 도 1의 라이트타이밍도FIG. 2 is a light timing diagram of FIG. 1.

도 3은 도 1의 리드타이밍도3 is a lead timing diagram of FIG.

도 4는 본발명의 실시예에 따른 회로도4 is a circuit diagram according to an embodiment of the present invention.

도 5는 도 4의 라이트 타이밍도FIG. 5 is a write timing diagram of FIG. 4.

도 6은 도 4의 리드 타이밍도6 is a read timing diagram of FIG. 4.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시에 따른 회로도로서4 is a circuit diagram according to an embodiment of the present invention.

메모리인 램(106)과, 상기 램(106)의 리드제어신호를 발생하는 리드제어부(101)와, 상기 램(106)의 라이트제어신호를 발생하는 라이트제어부(102)와, 라이트인에이블제어신호단(WENABLE)의 신호에 따라 상기 리드/라이트제어부(101,102)에서 발생하는 리드/라이트제어신호(rd csn/cen, wr csn/cen)를 선택하여 상기 램(106)에서의 억세스에 필요로 하는 칩선택(csn), 라이트인에이블(wen), 출력인에이블(oen)를 제공하는 멀티플렉셔(103-105)를 구비한 시스템에 있어서, 어드레스단(address)의 데이터를 반전하는 인버터(417)와, 리드/라이트선택단(rwsel)의 신호에 따라 상기 어드레스단(address)의 데이터를 선택하는 앤드게이트(419, 420)와, 상기 리드/라이트선택단(rwsel)의 신호에 따라 상기 라이트인에이블단(WE)의 신호를 선택하여 입력하는 앤드게이트(419, 420)와, 상기 라이트인에이블신호단(WE)의 신호를 반전하는 인버터(418)와, 상기 앤드게이트(419, 420, 421)의 출력을 합하는 오아게이트(422, 423)와, 상기 리드/라이트선택단(rwsel)의 신호에 따라 상기 입력데이타(indata) 또는 상기 램(106)의 출력데이터를 선택하는 멀티플렉셔(424, 425)와, 상기 라이트인에이블단(WENABLE)의 신호에 따라 리세트되며 상기 오아게이트(422, 423)의 출력에 의해 전송인에이블되고 라이트클럭단(wichclk)의 신호에 따라 상기 멀티플렉셔(424, 425)의 출력을 래치하여 상기 램(106)의 라이트될 데이타로 제공되는 래치(426, 427)로 구성된다.RAM 106, which is a memory, a read control unit 101 for generating a read control signal of the RAM 106, a light control unit 102 for generating a light control signal of the RAM 106, and write enable control The read / write control signals rd csn / cen and wr csn / cen generated by the read / write control units 101 and 102 according to the signal of the signal terminal WENABLE are selected to be accessed by the RAM 106. In a system having multiplexers 103-105 that provide chip selection (csn), write enable (wen), and output enable (oen), the inverter 417 inverts the data of the address stage. ), AND gates 419 and 420 for selecting data of the address stage according to the signal of the read / write selection stage rwsel, and the write according to the signal of the read / write selection stage rwsel. AND gates 419 and 420 for selecting and inputting a signal of enable terminal WE and the write enable scene Inverter 418 for inverting the signal of the arc stage WE, OA gates 422 and 423 for adding the outputs of the AND gates 419, 420 and 421, and the signal of the read / write selection stage rwsel. The multiplexers 424 and 425 for selecting the input data or the output data of the RAM 106 and the OA gates 422 and 423 according to the signals of the write enable end. Latches 426 and 427, which are enabled for transmission by the output of the < RTI ID = 0.0 > and < / RTI > It consists of.

도 5,6은 도 4의 각기호로 도시된 각단자의 상기 본발명의 실시예에 따른 동작파형도로서, 도 5는 라이트모드타이밍도이고, 도 6은 리드타이밍도이다.5 and 6 are operational waveform diagrams according to the embodiment of the present invention of each terminal shown by the respective symbols of FIG. 4, FIG. 5 is a light mode timing diagram, and FIG. 6 is a lead timing diagram.

따라서 본 발명의 구체적 일실시예를 도 4∼도 6을 참조하여 상세히 설명하면,Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 4 to 6.

래치(426,427)은 램(106)에 저장할 데이터를 일시적으로 저장되며, 상기 래치(246,427)에는 멀티플렉셔(424,425)에서 입력데이타단(indata)의 데이터와 램(106)에서 출력되는 궤한데이타중 하나의 데이터가 선택되도록 리드/라이트선택단(rwsel)의 상태에 따라 제어된다. 상기 램(106)의 출력단에 연결된 디플립플롭(428,429)은 상기 램(106)에서 읽혀진 데이터를 리드클럭단(richclk)의 클럭에 따라 래치하여 일시적으로 보관하며, 여기에 래치되는 데이터는 모두 2비트이므로 리드라이트선택단(rwswl)의 신호에 의해 상기 디플립플롭(428,429)의 출력을 멀티플렉셔(430)에서 1비트 데이터로 순차적으로 출력토록 한다. 따라서 2비트저장용메모리라도 1비트저장용으로 사용할수 있음을 알수 있읍니다. 상기 디플립플롭(428, 429)의 리세트단(RST)에 제공되는 신호는 인버터(108)에 의해 라이트인에블단(WENABLE)신호를 반전한것으로서 이는 상기 디플립플롭(428, 429)가 램(106)의 라이트동작시 리세트 되도록 한 것이다. 상기 램(106)의 리드/라이트 동작예를 구체적으로 살펴보면 다음과 같다.The latches 426 and 427 temporarily store data to be stored in the RAM 106. The latches 246 and 427 have one of the data of the input data stage (indata) from the multiplexer 424 and 425 and the track data output from the RAM 106. Is controlled according to the state of the read / write selection stage (rwsel) so that the data of " De-flop flops 428 and 429 connected to the output of the RAM 106 temporarily store the data read from the RAM 106 according to the clock of the read clock stage (richclk), and the data latched therein is all 2 Since the bit is a bit, the output of the flip-flop 428 and 429 is sequentially output as 1-bit data by the multiplexer 430 by the signal of the read write select terminal rwswl. Therefore, it can be seen that even a 2-bit storage memory can be used for 1-bit storage. The signal provided to the reset stage RST of the deflip-flops 428 and 429 is an inverted WENABLE signal by the inverter 108, which causes the deflip-flops 428 and 429 to be inverted. The RAM 106 is to be reset during the write operation. Looking at the read / write operation example of the RAM 106 in detail as follows.

도 5에 의한 라이트모드는 두 스텝으로 이루워 지는데, 첫번째스텝은 램(106)에서 2비트데이타를 리드하여 디플립플롭(428, 429)에서 저장하는 단계이고, 두번째스텝은 어드레스는 맞지만 디플립플롭(428, 429)중 하나의 데이터를 수정하여 램(106)에 저장하기 위한것이다. 예를들어 0 어드레스에 DO데이타가 입력되었을 때 처음스텝은 CSN의 폴링에지에서 어드레스를 감지하여 램(106)의 0번지에 저장된데이타를 읽어낸다. 상기 읽혀진 데이터[Q(1:0)]는 멀티플렉셔(424, 425)를 거쳐 라이트클럭단(wichclk)의 상승에지에서 래치(426, 427)에 저장된다. 이때 멀티플렉셔(426, 427)의 선택단(rwsel)은 로우 이어야 한다. 또한 래치(426, 427)의 데이터단(D)은 데이터를 받아들이기 위하여 오아게이트(422, 423)의 출력은 0이어야 한다. 도 5의 상태에서는 어드레스(address:0)는 0, 리드/라이트선택단(rwsel)은 0, 라이트인에이블단(WE)은 역시 0 이므로 오아게이트(422, 423)의 출력은 1이된다. 다음단계에서는 입력데이타단(indata;D0)를 래치(426)에 저장된 데이터 대신 저장한후 라이트인에이블단(Wen)의 상승에지에서 2비트의 래치(426,427)의 다시 램(106)에 다시 저장한다. 그리고 상기 래치(426)의 값만을 변환하여 주기위하여 오아게이트(422)의 출력은 하이, 오아게이트(423)의 출력은 로우을 출력해야 하며, 리드/라이트선택단(rwsel)은 하이로 되어야 한다. 상기 도 5에서와 같이 어드레스(address;0)는 로우이므로 리드/라이트선택단(rwsel)은 하이, 라이트인에이블단(WE)은 하이이므로 오아게이트(422)는 하이,오아게이트(423)은 로우를 출력한다. 다음으로 램(106)의 어드레스단(address;1)에서 D2의 데이타가 입력되었을 때 첫스텝은 동일하게 동작하여 래치(426)에 저장된 데이타를 기록하고, 두번째 스텝에서는 래치(427)의 출력데이타를 수정해야 하므로 오아게이트(422)는 로우,오아게이트(423)은 하이를 출력 하여야 한다. 상기와 같은 동작이 완료되면 램(106)의 어드레스(address;0)의 영역은 LSB에 D0가 저장되고, MSB에 D1가 저장된다. 그러나 라이트인에이블단(WE)이 0인 경우는 두 번째 스텝에서 오아게이트(422, 423)의 출력이 모두 하이가 되므로 데이터의 수정없이 다시 램(106)에 저장된다. 즉, 램(106)의 라이트동작이 수행되지 않는 것과 같다. 도 6은 램(106)의 리드모드타이밍도로서 램(106)에서 읽혀진 2비트데이타는 디플립플롭(428, 429)에서 리드클럭단(richclk) 클럭의 상승에지에서 래치되며, 상기 디플립플롭(428, 429)에서 래치된 데이터는 멀티플렉셔(430)를 통하여 리드선택단(readsel)의 신호에 1비트씩 선택되는데, 상기 리드선택단(readsel)의 신호가 0인 경우는 디플립플롭(428)의 출력이 선택되고, 상기 리드선택단(readsel)의 신호가 1인 경우는 디플립플롭(429)의 출력이 선택되어 1비트씩 출력된다. 따라서 램(106)에서 리드된 2비트데이타는 1비트씩 출력됨을 알 수 있다.The light mode shown in FIG. 5 is composed of two steps. The first step is to read 2-bit data from the RAM 106 and store it in the de-flip flops 428 and 429, and the second step is to deflip the address but is correct. To modify the data of one of the flops 428 and 429 and store it in the RAM 106. For example, when DO data is input to the 0 address, the first step detects the address at the falling edge of the CSN and reads the data stored at the 0 address of the RAM 106. The read data Q (1: 0) is stored in the latches 426 and 427 at the rising edge of the light clock stage wichclk via the multiplexers 424 and 425. At this time, the selection terminals (rwsel) of the multiplexers 426 and 427 should be low. Also, the data terminal D of the latches 426 and 427 must have a zero output of the orifices 422 and 423 in order to receive data. In the state of FIG. 5, since the address (0) is 0, the read / write selection stage (rwsel) is 0 and the write enable stage WE is also 0, the outputs of the oragates 422 and 423 are 1. In the next step, the input data stage D0 is stored instead of the data stored in the latch 426, and then stored again in the RAM 106 of the 2-bit latches 426 and 427 at the rising edge of the write enable stage Wen. . In order to convert only the value of the latch 426, the output of the oragate 422 should be high, the output of the oragate 423 should be low, and the read / write selection stage rwsel should be high. As shown in FIG. 5, since the address 0 is low, the read / write selection stage rwsel is high and the write enable stage WE is high, so that the oragate 422 is high and the oragate 423 is high. Output low. Next, when the data of D2 is inputted from the address terminal 1 of the RAM 106, the first step operates in the same manner, recording the data stored in the latch 426, and in the second step, the output data of the latch 427. Since the OA gate 422 is low, the OA gate 423 should output high. When the above operation is completed, D0 is stored in the LSB and D1 is stored in the MSB in the area of address 0 of the RAM 106. However, when the write enable stage WE is 0, the outputs of the oragates 422 and 423 are both high in the second step, and are stored in the RAM 106 again without data modification. That is, it is as if the write operation of the RAM 106 is not performed. 6 is a read mode timing diagram of the RAM 106, in which 2-bit data read from the RAM 106 is latched at the rising edge of the rich clock clock at the def flip-flops 428 and 429, and the def flip-flop. Data latched at 428 and 429 are selected by the bit of the signal of the read select terminal through the multiplexer 430 by 1 bit. When the signal of the read select terminal is 0, the flip-flop ( When the output of 428 is selected, and the signal of the read select terminal is 1, the output of the deflip-flop 429 is selected and output by 1 bit. Therefore, it can be seen that the 2-bit data read from the RAM 106 is output one bit at a time.

상술한 바와같이 1 비트데이타를 2 비트 램에 저장했다가 읽어내는 2n+1 개의As described above, 2n + 1 data stored in 1 bit data and read in 2 bit RAM

1비트데이타를 저장하는데 2nX2 비트의 용량외 메모리를 필요로 하였으나 본발명의 예와같이 할 경우 반으로 줄일수 있으며, 또한 라이트인에이블신호(WE)에 의하여 간단히 라이트동작을 온/오프시킬수 있는 이점이 있다.It requires 2nX2 bit extra memory to store 1 bit data, but it can be cut in half when the example of the present invention is used. Also, the write operation can be easily turned on / off by the write enable signal WE. There is this.

Claims (2)

메모리인 램(106)과, 상기 램(106)의 리드제어신호를 발생하는 리드제어부(101)와, 상기 램(106)의 라이트제어신호를 발생하는 라이트제어부(102)와, 라이트인에이블제어신호단(WENABLE)의 신호에 따라 상기 리드/라이트제어부(101, 102)에서 발생하는 리드/라이트제어신호(rd csn/cen, wr csn/cen)를 선택하여 상기 램(106)에서의 억세스에 필요로 하는 칩선택(csn), 라이트인에이블(wen), 출력인에이블(oen)를 제공하는 멀티플렉셔(103-105)를 구비한 시스템에 있어서,RAM 106, which is a memory, a read control unit 101 for generating a read control signal of the RAM 106, a light control unit 102 for generating a light control signal of the RAM 106, and write enable control The read / write control signals rd csn / cen and wr csn / cen generated by the read / write control units 101 and 102 are selected according to the signal of the signal terminal WENABLE to access the RAM 106. In a system having multiplexers 103-105 that provide chip selection (csn), write enable (wen), and output enable (oen) as required, 어드레스단(address)의 데이터를 반전하는 인버터(417)와, 리드/라이트선택단(rwsel)의 신호에 따라 상기 어드레스단(address)의 데이터를 선택하는 앤드게이트(419, 420)와,An inverter 417 for inverting data of an address stage, an AND gate 419 and 420 for selecting data of the address according to a signal of a read / write selection stage rwsel, 상기 리드/라이트선택단(rwsel)의 신호에 따라 상기 라이트인에이블단(WE)의 신호를 선택하여 입력하는 앤드게이트(419, 420)와,AND gates 419 and 420 for selecting and inputting the signal of the write enable terminal WE according to the signal of the read / write selection terminal rwsel; 상기 라이트인에이블신호단(WE)의 신호를 반전하는 인버터(418)와,An inverter 418 for inverting the signal of the write enable signal terminal WE; 상기 앤드게이트(419, 420, 421)의 출력을 합하는 오아게이트(422, 423)와,Oragates 422 and 423 that sum the outputs of the AND gates 419, 420, and 421; 상기 리드/라이트선택단(rwsel)의 신호에 따라 상기 입력데이타(indata) 또는 상기 램(106)의 출력데이터를 선택하는 멀티플렉셔(424, 425)와,Multiplexers 424 and 425 for selecting the input data or the output data of the RAM 106 according to the signal of the read / write selection terminal rwsel; 상기 라이트인에이블단(WENABLE)의 신호에 따라 리세트되며 상기 오아게이트(422, 423)의 출력에 의해 전송인에이블되고 라이트클럭단(wichclk)의 신호에 따라 상기 멀티플렉셔(424, 425)의 출력을 래치하여 상기 램(106)의 라이트될 데이타로 제공되는 래치(426, 427)로 구성됨을 특징으로 하는 메모리장치에 있어서 2비트메모리를 1비트메모리로 사용회로.Reset of the multiplexers 424 and 425 according to the signal of the light enable stage and reset by the output of the oragate 422 and 423. And a latch (426, 427) provided as data to be written to the RAM (106) by latching an output. 메모리저장방식에 있어서,In the memory storage method, 1비트데이타를 2비트 메모리에 저장하는데 있어 순차적으로 입력되는 1비트데이타 2개를 2비트 메모리구성의 LSB에 첫 번째 입력되는 데이터를 기록하고, 두 번째 데이터를 MSB에 저장하는 방식을 사용함으로서 같은 양의 1비트데이타를 저장하므로 메모리의 필요 용량을 감소시키도록 함을 특징으로 하는 메모리장치에 있어서 2비트메모리를 1비트메모리로 하기위한 사용방법.In order to store 1 bit data in 2 bit memory, write 1 bit data which are input sequentially into LSB of 2 bit memory configuration, and save the 2nd data in MSB. A method for making a 2-bit memory into a 1-bit memory in a memory device characterized by reducing the required capacity of the memory by storing a positive 1-bit data.