KR100223482B1 - Method of manufacturing bipolar transistor - Google Patents

Abstract

본 발명은 고속 소자에 적합한 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판에 불순물 이온을 주입하여 형성된 매몰층을 포함하여 상기 반도체 기판상에 제 1 도전형 에피택셜층과 절연막층을 순차적으로 형성하는 공정과, 상기 반도체 기판상에 콜렉터 형성 영역을 정의하고, 상기 에피택셜층과 절연막층을 순차적으로 식각하여 트렌치를 형성하는 공정과, 상기 매몰층의 일부가 노출되도록 윈도우를 형성하는 공정과, 상기 윈도우를 포함하여 상기 트렌치를 고농도 제 1 도전형 폴리실리콘막으로 충전하여 콜렉터 콘택층을 형성하는 공정과, 상기 트렌치 사이의 상기 제 1 도전형 에피택셜층의 표면이 노출되도록 절연막을 식각하는 공정과, 반도체 기판상에 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 절연막 패턴을 순차적으로 형성하는 공정과, 상기 노출된 제 1 도전형 에피택셜층내에 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 상기 절연막 패턴의 양측벽에 스페이서를 형성하는 공정과, 진성 베이스 영역을 형성하는 공정과, 에미터 콘택층을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 에미터 콘택층을 열처리하여 각각 상기 진성 베이스 영역의 양측과 상기 진성 베이스 영역내에 각각 외인성 베이스 영역과 에미터 영역을 형성하는 공정을 포함한다. 이와 같은 장치에 의해서, 매몰층의 면적을 줄일 수 있고, 트렌치를 얕게 형성함으로써 공정의 난이도를 줄일 수 있으며, 트렌치를 전극으로 사용함으로써 공정을 단순화 시킬 수 있다. 또한, 에미터-베이스-콜렉터 사이의 접합용량 및 반도체 기판과의 접합용량을 줄일 수 있고, 콜렉터 저항을 감소시킬 수 있다.The present invention relates to a method for manufacturing a bipolar transistor suitable for a high-speed device, including a buried layer formed by implanting impurity ions into a semiconductor substrate to sequentially form a first conductivity type epitaxial layer and an insulating film layer on the semiconductor substrate Defining a collector formation region on the semiconductor substrate, sequentially etching the epitaxial layer and the insulating film layer, forming a trench to expose a portion of the buried layer, and Forming a collector contact layer by filling the trench with a high concentration of a first conductivity type polysilicon film including a window; and etching the insulating film to expose the surface of the first conductivity type epitaxial layer between the trenches; To form a second concentration of the first polysilicon film pattern and the insulating film pattern Forming a second conductivity type impurity region in the exposed first conductivity type epitaxial layer, and forming spacers on both sidewalls of the high concentration second conductivity type first polysilicon film pattern and the insulating film pattern. And a step of forming an intrinsic base region, a step of forming an emitter contact layer, and heat treating the high concentration second conductivity type first polysilicon film pattern and the emitter contact layer, respectively, on both sides of the intrinsic base region. And forming an exogenous base region and an emitter region in the intrinsic base region, respectively. By such an apparatus, the area of the buried layer can be reduced, the difficulty of the process can be reduced by forming the trench shallowly, and the process can be simplified by using the trench as an electrode. In addition, the bonding capacitance between the emitter-base-collector and the bonding capacitance with the semiconductor substrate can be reduced, and the collector resistance can be reduced.

Description

바이폴라 트랜지스터의 제조 방법Method of manufacturing a bipolar transistor

본 발명은 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 에미터-베이스-콜렉터간의 접합 용량 및 콜렉터-서브간의 접합 용량을 줄이고, 콜렉터 저항을 감소시키는 고속 소자에 적합한 바이폴라 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar transistor, and more particularly, to a method for manufacturing a bipolar transistor suitable for a high-speed device which reduces the junction capacitance between the emitter-base-collector and the junction capacitance between the collector-sub and reduces the collector resistance. It is about.

도 1은 종래의 바이폴라 트랜지스터의 일 예를 보이는 수직 단면도이다.1 is a vertical cross-sectional view showing an example of a conventional bipolar transistor.

도 1을 참조하면, 종래 NPN 트랜지스터의 구조는, 반도체 기판(10)내에 소정의 산화막(12)을 사이에 두고 형성되어 있되, 폴리실리콘막(14)으로 채워진 딥 트렌치(deep trench)(16)와, n+형 매몰층(buried layer)(18)과, 상기 n+형 매몰층(18)상에 형성된 n형 에피택셜층(20)을 포함한다. 그리고, 베이스 영역의 확장을 억제하기 위해 상기 n형 에피택셜층(20)내에 형성된 SIC(Selectively Ion implanted Collector)영역(22) 및 에미터-베이스 폴리 콘택 영역(24)과, 상기 n형 에피택셜층(20) 양측에 형성된 CVD 산화막(26)과, 이 CVD 산화막(26)상에 형성된 p형 베이스 폴리실리콘 전극(28)과, 상기 CVD 산화막(26)을 관통하여 상기 n+형 매몰층(18)과 전기적으로 접속되도록 형성된 n+형 콜렉터 폴리실리콘 전극(30)과, 상기 CVD 산화막(26)상에 형성된 질화막(32)을 관통하여 상기 에미터-베이스 폴리 콘택 영역(24)과 전기적으로 접속되도록 형성된 n형 에미터 폴리실리콘 전극(36)을 포함한다. 또한, 상기 질화막(32)상에 형성된 절연막(34)을 관통하여 상기 각 폴리실리콘 전극(28, 30, 36)과 전기적으로 접속되도록 형성된 텅스텐 플러그(tungsten plug)(3840)와, 상기 텅스텐 플러그(3840)에 전기적으로 접속되도록 형성된 에미터 콘택 전극(42) 및 베이스 콘택 전극(43), 그리고 콜렉터 콘택 전극(44)을 포함한다.Referring to FIG. 1, a structure of a conventional NPN transistor is formed in a semiconductor substrate 10 with a predetermined oxide film 12 interposed therebetween, but a deep trench 16 filled with a polysilicon film 14. And an n + type buried layer 18 and an n type epitaxial layer 20 formed on the n + type buried layer 18. And a selective ion implanted collector (SIC) region 22 and an emitter-based poly contact region 24 formed in the n-type epitaxial layer 20 and the n-type epitaxial to suppress expansion of the base region. The n + type buried layer 18 penetrates the CVD oxide film 26 formed on both sides of the shir layer 20, the p-type base polysilicon electrode 28 formed on the CVD oxide film 26, and the CVD oxide film 26. ) And an n + type collector polysilicon electrode 30 formed to be electrically connected to the second electrode and a nitride film 32 formed on the CVD oxide film 26 to be electrically connected to the emitter-based poly contact region 24. An n-type emitter polysilicon electrode 36 formed. In addition, a tungsten plug 3840 formed through the insulating film 34 formed on the nitride film 32 and electrically connected to each of the polysilicon electrodes 28, 30, and 36, and the tungsten plug ( An emitter contact electrode 42 and a base contact electrode 43, and a collector contact electrode 44 formed to be electrically connected to 3840.

이 때, 상기 딥 트렌치(16)는 콜렉터-서브(collector-substrate)간의 커패시턴스를 줄이기 위해 사용되나, 그 공정이 매우 복잡할 뿐아니라 공정 단가가 높은 문제점이 있다.At this time, the deep trench 16 is used to reduce the capacitance between the collector-substrate, but the process is very complicated and the process cost is high.

그리고, 콜렉터 전극을 형성하는 n+형 베리드 층(buried layer)의 폭이 매우 커서, 상기 트렌치 공정을 적용하더라도 콜렉터-서브간의 커패시턴스는 크게 줄어들지 않는 문제점이 발생된다.In addition, the width of the n + type buried layer forming the collector electrode is very large, and thus the capacitance between the collector and the sub is not greatly reduced even when the trench process is applied.

도 2는 종래의 바이폴라 트랜지스터의 다른 예를 보이는 수직 단면도이다.2 is a vertical cross-sectional view showing another example of a conventional bipolar transistor.

도 2를 참조하면, 종래 NPN 트랜지스터의 구조는, 반도체 기판(50)내에 형성된 n+형 콜렉터 콘택 영역(52)과, 상기 n+형 콜렉터 콘택 영역(52)상에 형성된 n형 에피층(54)과, 활성 영역(active resion)과 비활성 영역을 정의하기 위해 형성된 절연막층(56)과, 상기 n형 에피층(54)내에 형성된 p형 진성(intrinsic) 베이스 영역(58) 및 p+형 베이스 콘택 영역(60), 그리고 n+형 에미터 콘택 영역(62)을 포함한다. 또한, 상기 p+형 베이스 콘택 영역(60)상에 소정의 절연막(64)을 사이에 두고 형성된 베이스-폴리 전극(66)과, 상기 n+형 콜렉터 콘택 영역(52) 및 n+형 에미터 콘택 영역(62)과 각각 전기적으로 접속되도록 형성된 콜렉터 콘택 전극(70) 및 에미터 콘택 전극(72)을 포함한다.Referring to FIG. 2, the structure of the conventional NPN transistor includes an n + type collector contact region 52 formed in the semiconductor substrate 50, an n type epitaxial layer 54 formed on the n + type collector contact region 52, and And an insulating layer 56 formed to define an active region and an inactive region, a p-type intrinsic base region 58 and a p + -type base contact region formed in the n-type epi layer 54. 60), and an n + type emitter contact region 62. Further, the base-poly electrode 66 formed on the p + type base contact region 60 with a predetermined insulating film 64 interposed therebetween, the n + type collector contact region 52 and the n + type emitter contact region ( And a collector contact electrode 70 and an emitter contact electrode 72 formed to be electrically connected to each other.

이 때, 상기 바이폴라 트랜지스터의 상기 콜렉터 콘택 영역이 넓은 면적에 걸쳐 상기 반도체 기판(50)과 접합을 형성함으로써 콜렉터-서브간의 접합용량을 증가시키는 문제점이 발생된다. 또한, 일반적으로 상기와 같은 수직구조의 바이폴라 트랜지스터는 베이스-콜렉터간의 접합 면적이 크기 때문에 베이스-콜렉터간의 접합용량을 증가시키는 문제점이 발생된다.At this time, the collector contact region of the bipolar transistor forms a junction with the semiconductor substrate 50 over a large area, thereby causing a problem of increasing the junction capacitance between the collector and the sub. In addition, the bipolar transistor having the vertical structure as described above has a problem in that the junction capacitance between the base and the collector is increased because the junction area between the base and the collector is large.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 매몰층의 면적을 최소화시킬 수 있고, 얕은 트렌치를 이용함으로써 트렌치 공정의 난이도를 극복할 수 있으며, 트렌치를 전극으로 이용함으로써 공정을 단순화 시킬 수 있는 바이폴라 트랜지스터를 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, it is possible to minimize the area of the buried layer, to overcome the difficulty of the trench process by using a shallow trench, and to simplify the process by using the trench as an electrode It is an object to provide a bipolar transistor that can be.

본 발명의 다른 목적은, 에미터-베이스-콜렉터 사이의 접합 용량 및 콜렉터-서브 사이의 접합 용량을 줄일 수 있고, 콜렉터 저항을 감소시킬 수 있는 바이폴라 트랜지스터를 제공함에 있다.It is another object of the present invention to provide a bipolar transistor capable of reducing the junction capacitance between the emitter-base-collector and the junction capacitance between the collector-sub and reducing the collector resistance.

도 1은 종래의 바이폴라 트랜지스터의 일 예를 보이는 수직 단면도;1 is a vertical sectional view showing an example of a conventional bipolar transistor;

도 2는 종래의 바이폴라 트랜지스터의 다른 예를 보이는 수직 단면도;2 is a vertical sectional view showing another example of a conventional bipolar transistor;

도 3A 내지 도 3P는 본 발명의 1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 순차적으로 보이는 공정도;3A to 3P are flowcharts sequentially showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention;

도 4 내지 도 12는 본 발명의 2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 순차적으로 보이는 공정의 평면도 및 A-A'에 대한 수직 단면도.4 to 12 are plan views and a vertical sectional view taken along line AA ′ of a process sequentially showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100, 200 : 반도체 기판102 : 매몰층100, 200: semiconductor substrate 102: buried layer

104, 202 : 에피택셜층109a, 109b, 210 : 트렌치104, 202: epitaxial layer 109a, 109b, 210: trench

122, 220b : 콜렉터 콘택층128a : 베이스 콘택층122, 220b: collector contact layer 128a: base contact layer

138, 139 : 스페이서145, 216a : 진성 베이스 영역138, 139: spacer 145, 216a: intrinsic base region

146, 220a : 에미터 콘택층148, 204 : 외인성 베이스 영역146, 220a: emitter contact layer 148, 204: exogenous base region

149, 222 : 에미터 영역152, 226 : 에미터 전극149 and 222 emitter region 152 and 226 emitter electrode

154, 228 : 베이스 전극156, 227 : 콜렉터 전극154 and 228 base electrodes 156 and 227 collector electrodes

223 : 콜렉터 영역223: collector area

상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 바이폴라 트랜지스터의 제조 방법은, 반도체 기판에 불순물 이온을 주입하여 형성된 매몰층을 포함하여 상기 반도체 기판상에 제 1 도전형 에피택셜층과 절연막층을 순차적으로 형성하는 공정과; 상기 반도체 기판상에 콜렉터 형성 영역을 정의하고, 상기 매몰층 및 반도체 기판의 일부가 노출되도록 상기 에피택셜층과 절연막층을 순차적으로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치의 저면 및 측벽에 열산화막을 형성하는 공정과; 상기 열산화막상에 제 2 도전형 불순물 이온을 주입하여 상기 트렌치 하부에 상기 매몰층의 양단으로부터 소정의 거리를 갖도록 채널 정지 영역을 형성하는 공정과; 상기 트렌치의 저면 및 측벽을 포함하여 상기 절연막층상에 제 1 절연막을 형성하는 공정과; 상기 트렌치 저면의 상기 열산화막 및 제 1 절연막의 소정 부분을 식각하여 상기 매몰층의 일부가 노출되도록 윈도우를 형성하는 공정과; 상기 윈도우를 포함하여 상기 트렌치를 고농도 제 1 도전형 폴리실리콘막으로 충전하여 콜렉터 콘택층을 형성하는 공정과; 반도체 기판상에 제 2 절연막을 형성하는 공정과; 상기 트렌치 사이의 상기 제 1 도전형 에피택셜층의 표면이 노출되도록 상기 절연막층 및 제 1 절연막, 그리고 제 2 절연막을 식각하는 공정과; 상기 제 1 도전형 에피택셜층의 일부 및 상기 콜렉터 콘택층상의 제 2 절연막의 일부가 노출되도록 반도체 기판상에 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 제 3 절연막 패턴을 순차적으로 형성하는 공정과; 상기 노출된 제 1 도전형 에피택셜층상에 제 2 도전형 불순물 이온을 주입하여 상기 노출된 제 1 도전형 에피택셜층내에 제 2 도전형 불순물 영역을 형성하는 공정과; 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 상기 제 3 절연막 패턴의 양측벽에 스페이서를 형성하는 공정과; 상기 제 3 절연막 패턴 및 상기 스페이서를 마스크로 사용하고, 상기 노출된 제 1 도전형 에피택셜층상에 제 1 도전형 불순물 이온 및 제 2 도전형 불순물 이온을 순차적으로 주입하여, 상기 제 2 도전형 불순물 영역의 하부에 제 1 도전형 불순물 영역 및 상기 제 2 도전형 불순물 영역을 포함하는 진성 베이스 영역을 형성하는 공정과; 상기 노출된 제 1 도전형 에피택셜층상에 고농도 제 1 도전형 제 2 폴리실리콘막 패턴을 형성하여 에미터 콘택층을 형성하는 공정과; 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 에미터 콘택층을 열처리하여 각각 상기 진성 베이스 영역의 양측과 상기 진성 베이스 영역내에 각각 외인성 베이스 영역과 에미터 영역을 형성하는 공정과; 상기 외인성 베이스 영역과 에미터 영역을 포함하여 반도체 기판상에 제 4 절연막을 형성하는 공정과; 상기 제 4 절연막을 관통하여 각각 상기 에미터 콘택층, 베이스 콘택층, 그리고 콜렉터 콘택층과 전기적으로 접속되도록 에미터 전극, 베이스 전극, 그리고 콜렉터 전극을 각각 형성하는 공정을 포함한다.According to the present invention for achieving the above object, a method of manufacturing a bipolar transistor includes a buried layer formed by implanting impurity ions into a semiconductor substrate, the first conductivity type epitaxial layer and the insulating film layer on the semiconductor substrate Forming sequentially; Defining a collector formation region on the semiconductor substrate, and sequentially etching the epitaxial layer and the insulating layer so that a portion of the buried layer and the semiconductor substrate are exposed to form a trench; Forming a thermal oxide film on the bottom and sidewalls of the trench; Implanting second conductivity type impurity ions onto the thermal oxide film to form a channel stop region in the lower portion of the trench to have a predetermined distance from both ends of the buried layer; Forming a first insulating film on the insulating film layer, including the bottom and sidewalls of the trench; Etching a predetermined portion of the thermal oxide film and the first insulating film on the bottom of the trench to form a window to expose a portion of the buried layer; Filling the trench with a high concentration of a first conductivity type polysilicon film including the window to form a collector contact layer; Forming a second insulating film on the semiconductor substrate; Etching the insulating film layer, the first insulating film, and the second insulating film so that the surface of the first conductivity type epitaxial layer between the trenches is exposed; Sequentially forming a high concentration second conductive type first polysilicon film pattern and a third insulating film pattern on the semiconductor substrate so that a part of the first conductive type epitaxial layer and a part of the second insulating film on the collector contact layer are exposed. and; Implanting second conductivity type impurity ions onto the exposed first conductivity type epitaxial layer to form a second conductivity type impurity region in the exposed first conductivity type epitaxial layer; Forming a spacer on both sidewalls of the second high conductivity type first polysilicon layer pattern and the third insulating layer pattern; By using the third insulating layer pattern and the spacer as a mask, the first conductive impurity ions and the second conductive impurity ions are sequentially implanted on the exposed first conductive epitaxial layer to form the second conductive impurity. Forming an intrinsic base region including a first conductivity type impurity region and a second conductivity type impurity region under the region; Forming an emitter contact layer by forming a high concentration first conductivity type second polysilicon film pattern on the exposed first conductivity type epitaxial layer; Heat treating the high concentration second conductivity type first polysilicon layer pattern and the emitter contact layer to form an exogenous base region and an emitter region in both sides of the intrinsic base region and in the intrinsic base region, respectively; Forming a fourth insulating film on the semiconductor substrate including the exogenous base region and the emitter region; And forming an emitter electrode, a base electrode, and a collector electrode, respectively, through the fourth insulating film so as to be electrically connected to the emitter contact layer, the base contact layer, and the collector contact layer, respectively.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형 불순물 이온은 n형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 p형 불순물 이온이다.In a preferred embodiment of this method, the first conductivity type impurity ion is an n-type impurity ion and the second conductivity type impurity ion is a p-type impurity ion.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형 불순물 이온은 p형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 n형 불순물 이온이다.In a preferred embodiment of this method, the first conductivity type impurity ions are p-type impurity ions and the second conductivity type impurity ions are n-type impurity ions.

이 방법의 바람직한 실시예에 있어서, 상기 절연막층은 산화막과 질화막이 순차적으로 적층된 다층막이다.In a preferred embodiment of this method, the insulating film layer is a multilayer film in which an oxide film and a nitride film are sequentially stacked.

이 방법의 바람직한 실시예에 있어서, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴은 베이스 콘택층이다.In a preferred embodiment of this method, the high concentration second conductive polysilicon film pattern is a base contact layer.

이 방법의 바람직한 실시예에 있어서, 상기 에미터 영역은 상기 노출된 제 1 도전형 에피택셜층상의 스페이서의 폭에 의해 그 폭이 결정된다.In a preferred embodiment of this method, the emitter region is determined by the width of the spacer on the exposed first conductivity type epitaxial layer.

상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 바이폴라 트랜지스터의 제조 방법은, 반도체 기판상에 진성 에피택셜층을 형성하는 공정과; 상기 진성 에피택셜층내에 고농도 제 1 도전형 불순물 이온을 주입하여 외인성 베이스 영역을 형성하는 공정과; 상기 외인성 베이스 영역 사이에 제 2 도전형 불순물 이온을 주입하여 저농도 제 2 도전형 불순물 영역을 형성하는 공정과; 상기 저농도 제 2 도전형 불순물 영역을 포함하여 반도체 기판상에 절연막층을 형성하는 공정과; 상기 저농도 제 2 도전형 불순물 영역의 양측 및 상기 외인성 베이스 영역의 일부 측면이 노출되도록 상기 절연막층 및 상기 진성 에피택셜층을 순차적으로 식각하여 트렌치를 형성하되, 상기 트렌치의 하부가 반도체 기판과 소정의 거리를 갖도록 형성하는 공정과; 상기 트렌치의 저면 및 양측벽에 열산화막을 형성하는 공정과; 상기 트렌치의 일측벽에 제 1 도전형 불순물 이온을 주입하여 상기 저농도 제 2 도전형 불순물 영역의 일측에 진성 베이스 영역을 형성하는 공정과; 상기 트렌치를 제 1 절연막으로 채우는 공정과; 상기 제 1 절연막상에 에미터 콘택 형성영역과 콜렉터 콘택 형성영역을 정의하고, 상기 제 1 절연막을 소정의 깊이로 식각하는 공정과; 상기 에미터 콘택 형성영역 및 콜렉터 콘택 형성영역을 고농도 제 2 도전형 폴리실리콘막으로 충전하여 각각 에미터 콘택층과 콜렉터 콘택층을 형성하는 공정과; 상기 에미터 콘택층과 콜렉터 콘택층을 열처리하여 상기 진성 베이스 영역내와, 상기 콜렉터 콘택층과 접속된 상기 저농도 제 2 도전형 불순물 영역내에 각각 에미터 영역과 콜렉터 영역을 형성하는 공정과; 상기 에미터 영역과 콜렉터 영역을 포함하여 반도체 기판상에 제 2 절연막을 형성하는 공정과; 상기 제 2 절연막을 관통하여 각각 상기 에미터 콘택층, 콜렉터 콘택층, 그리고 외인성 베이스 영역과 전기적으로 접속되도록 각각 에미터 전극, 콜렉터 전극, 그리고 베이스 전극을 형성하는 공정을 포함한다.According to the present invention for achieving the above object, a manufacturing method of a bipolar transistor includes the steps of forming an intrinsic epitaxial layer on a semiconductor substrate; Implanting a high concentration of first conductivity type impurity ions into the intrinsic epitaxial layer to form an exogenous base region; Implanting second conductivity type impurity ions between the exogenous base regions to form a low concentration second conductivity type impurity region; Forming an insulating film layer on a semiconductor substrate including the low concentration second conductivity type impurity region; A trench is formed by sequentially etching the insulating layer and the intrinsic epitaxial layer so that both sides of the low concentration second conductivity type impurity region and some side surface of the exogenous base region are exposed, and a lower portion of the trench is formed in the semiconductor substrate and a predetermined region. Forming to have a distance; Forming a thermal oxide film on the bottom and side walls of the trench; Implanting first conductivity type impurity ions into one sidewall of the trench to form an intrinsic base region on one side of the low concentration second conductivity type impurity region; Filling the trench with a first insulating film; Defining an emitter contact forming region and a collector contact forming region on the first insulating film, and etching the first insulating film to a predetermined depth; Filling the emitter contact forming region and the collector contact forming region with a high concentration second conductivity type polysilicon film to form an emitter contact layer and a collector contact layer, respectively; Heat-treating the emitter contact layer and the collector contact layer to form an emitter region and a collector region respectively in the intrinsic base region and in the low concentration second conductivity type impurity region connected to the collector contact layer; Forming a second insulating film on the semiconductor substrate including the emitter region and the collector region; And forming an emitter electrode, a collector electrode, and a base electrode, respectively, through the second insulating film so as to be electrically connected to the emitter contact layer, the collector contact layer, and the exogenous base region, respectively.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형 불순물 이온은 n형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 p형 불순물 이온이다.In a preferred embodiment of this method, the first conductivity type impurity ion is an n-type impurity ion and the second conductivity type impurity ion is a p-type impurity ion.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형 불순물 이온은 p형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 n형 불순물 이온이다.In a preferred embodiment of this method, the first conductivity type impurity ions are p-type impurity ions and the second conductivity type impurity ions are n-type impurity ions.

이 방법의 바람직한 실시예에 있어서, 상기 절연막층은 산화막과 질화막이 순차적으로 적층된 다층막이다.In a preferred embodiment of this method, the insulating film layer is a multilayer film in which an oxide film and a nitride film are sequentially stacked.

이와 같은 제조 방법에 의해서, 바이폴라 트랜지스터의 크기를 줄일 수 있고, 에미터-베이스-콜렉터 간의 접합 용량 및 서브와의 접합 용량을 감소시킬 수 있으며, 콜렉터 저항을 감소시킬 수 있다.By such a manufacturing method, it is possible to reduce the size of the bipolar transistor, reduce the junction capacitance between the emitter-base-collector and the junction capacitance with the sub, and reduce the collector resistance.

이하, 도 3 내지 도 12를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 to 12.

(실시예 1)(Example 1)

도 3A 내지 도 3P는 본 발명의 1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 순차적으로 보이는 공정도이다.3A to 3P are flowcharts sequentially illustrating a method of manufacturing a bipolar transistor according to an embodiment of the present invention.

도 3A를 참조하면, NPN 트랜지스터의 제조 방법은 먼저, p형 반도체 기판(100)에 고농도 n형 불순물 이온을 주입하여 n+형 매몰층(buried layer)(102)를 형성한다. 그리고, 도 3B에 있어서, 상기 반도체 기판(100)상에 n형 에피택셜층(104)을 형성한다.Referring to FIG. 3A, the NPN transistor manufacturing method first implants a high concentration of n-type impurity ions into the p-type semiconductor substrate 100 to form an n + type buried layer 102. 3B, an n-type epitaxial layer 104 is formed on the semiconductor substrate 100.

이어서, 상기 n형 에피택셜층(104)상에 산화막(106)과 질화막(107)등을 순차적으로 적층하여 절연막층(108)을 형성한 후, 반도체 기판(100)상에 콜렉터 형성 영역(a) 및 에미터-베이스 영역(b)을 정의하고, 상기 n+형 매몰층(102) 및 반도체 기판(100)의 일부가 노출되도록 이 분야에서 통상적으로 사용되는 식각공정을 통해 상기 에피택셜층(104)과 절연막층(108)을 순차적으로 식각하면 도 3C에 도시된 바와 같이, 트렌치(109a, 109b)가 형성된다.Subsequently, an oxide film 106, a nitride film 107, and the like are sequentially stacked on the n-type epitaxial layer 104 to form an insulating film layer 108, and then a collector formation region a is formed on the semiconductor substrate 100. ) And an emitter-base region (b), and the epitaxial layer 104 through an etching process commonly used in the art to expose the n + type buried layer 102 and a portion of the semiconductor substrate 100. ) And the insulating layer 108 are sequentially etched to form trenches 109a and 109b, as shown in FIG. 3C.

이 때, 상기 트렌치(109a, 109b)는 노이즈 특성 등의 특성 개선을 위해 트렌치 형성 부위의 모서리를 둥글게 형성할 수 있다.In this case, the trenches 109a and 109b may have rounded corners of the trench forming portion to improve characteristics such as noise characteristics.

이어서, 도 3D에 있어서, 상기 트렌치(109a, 109b)의 저면 및 측벽에 소정 두께의 열산화막(110)을 형성한다.Next, in FIG. 3D, a thermal oxide film 110 having a predetermined thickness is formed on the bottom and sidewalls of the trenches 109a and 109b.

그리고, 상기 트렌치(109a, 109b) 저면의 일부가 노출되도록 포토레지스트 패턴(112)을 형성하고, 이 포토레지스트 패턴(112)을 마스크로 사용하여 상기 열산화막(110)상에 p형 불순물 이온(114)을 주입하면 상기 트렌치(109a, 109b)의 하부에 상기 n+형 매몰층(102)의 양단으로부터 소정의 거리를 갖는 채널 정지 영역(channel stop region)(116a, 116b)이 형성된다.Then, the photoresist pattern 112 is formed to expose a portion of the bottom surfaces of the trenches 109a and 109b, and the p-type impurity ions are formed on the thermal oxide film 110 using the photoresist pattern 112 as a mask. When 114 is injected, channel stop regions 116a and 116b are formed below the trenches 109a and 109b with a predetermined distance from both ends of the n + type buried layer 102.

도 3E를 참조하면, 상기 포토레지스트 패턴(112)을 제거한 후, 상기 트렌치(109a, 109b)의 저면 및 측벽을 포함하여 상기 절연막층(108)상에 소정 두께의 질화막(118)을 형성한다.Referring to FIG. 3E, after the photoresist pattern 112 is removed, a nitride film 118 having a predetermined thickness is formed on the insulating layer 108 including the bottom and sidewalls of the trenches 109a and 109b.

다음, 도 3F에 있어서, 상기 n+형 매몰층(102)과 콜렉터 전극과의 콘택 형성을 위해 상기 트렌치(109a, 109b)의 저면의 일부가 노출되도록 포토레지스트 패턴(120)을 형성한다. 그리고, 도 3G를 참조하면, 상기 포토레지스트 패턴(120)을 마스크로 사용하여 상기 질화막(118)을 식각하여, 상기 매몰층(102)의 일부가 노출되도록 윈도우(121a, 121b)를 형성한다.Next, in FIG. 3F, the photoresist pattern 120 is formed to expose a portion of the bottom surfaces of the trenches 109a and 109b to form a contact between the n + type buried layer 102 and the collector electrode. Referring to FIG. 3G, the nitride film 118 is etched using the photoresist pattern 120 as a mask to form windows 121a and 121b to expose a portion of the buried layer 102.

이어서, 상기 포토레지스트 패턴(120)을 제거한 후, 상기 윈도우(121a, 121b)를 포함하여 상기 트렌치(109a, 109b)를 n+형 폴리실리콘막으로 충전하면 도 3H에 도시된 바와 같이, 콜렉터 콘택층(122)이 형성된다. 이 때, 상기 n+형 매몰층(102)과 상기 콜렉터 콘택층(122)간의 접촉 저항을 줄이기 위해 소정의 열처리 공정을 수행할 수 있다.Subsequently, after the photoresist pattern 120 is removed, the trenches 109a and 109b including the windows 121a and 121b are filled with an n + type polysilicon film, as shown in FIG. 3H, as shown in FIG. 3H. 122 is formed. In this case, a predetermined heat treatment process may be performed to reduce contact resistance between the n + type buried layer 102 and the collector contact layer 122.

도 3I를 참조하면, 반도체 기판(100)상에 소정 두께의 산화막(124)을 형성한다. 다음, 도 3J에 있어서, 상기 에미터-베이스 영역(b)이 노출되도록 포토레지스트 패턴(126)을 형성한다.Referring to FIG. 3I, an oxide film 124 having a predetermined thickness is formed on the semiconductor substrate 100. Next, in FIG. 3J, the photoresist pattern 126 is formed to expose the emitter-base region b.

그리고, 도 3K를 참조하면, 상기 에미터-베이스 영역(b)의 상기 n형 에피택셜층(104a) 표면이 노출되도록 상기 소정 두께의 산화막(124) 및 질화막(108), 그리고 상기 절연막층(106)을 순차적으로 식각한다.3K, the oxide film 124, the nitride film 108, and the insulating film layer having the predetermined thickness are exposed such that the surface of the n-type epitaxial layer 104a of the emitter-base region b is exposed. 106) is sequentially etched.

다음, 상기 포토레지스트 패턴(126)을 제거한 후, 반도체 기판(100)상에 폴리실리콘막을 형성하고, 이 폴리실리콘막상에 고농도 p형 불순물 이온(127)을 주입하여 p+형 폴리실리콘막(128)을 형성한다. 이어서, 상기 p+형 폴리실리콘막(128)상에 소정의 산화막을 형성한 후, 소정의 포토레지스트 패턴(132)을 사용하여, 상기 에미터-베이스 영역(b)의 n형 에피택셜층(104a)의 일부 및 상기 콜렉터 콘택층(122)상의 상기 소정 두께의 산화막(124)의 일부가 노출되도록 식각하면 도 3L에 도시된 바와 같이, p+형 폴리실리콘막 패턴(128a)과 산화막 패턴(130)이 형성된다. 이 때, 상기 p+형 폴리실리콘막 패턴(128a)은 베이스 콘택층(128a)이 된다.Next, after the photoresist pattern 126 is removed, a polysilicon film is formed on the semiconductor substrate 100, and the high concentration p-type impurity ions 127 are implanted onto the polysilicon film to form the p + -type polysilicon film 128. To form. Subsequently, after a predetermined oxide film is formed on the p + type polysilicon film 128, an n-type epitaxial layer 104a of the emitter-base region b is formed using a predetermined photoresist pattern 132. And a portion of the oxide film 124 having a predetermined thickness on the collector contact layer 122 are exposed, as shown in FIG. 3L, the p + type polysilicon film pattern 128a and the oxide film pattern 130 are etched. Is formed. At this time, the p + type polysilicon film pattern 128a becomes the base contact layer 128a.

도 3M을 참조하면, 상기 노출된 n형 에피택셜층(104a)상에 소정 두께의 산화막(134)을 형성하고, 이 산화막(134)상에 p형 불순물 이온(135)을 주입하여, 상기 노출된 n형 에피택셜층(104a)내에 p형 불순물 영역(136)을 형성한다.Referring to FIG. 3M, an oxide film 134 having a predetermined thickness is formed on the exposed n-type epitaxial layer 104a, and p-type impurity ions 135 are implanted on the oxide film 134 to expose the exposed film. The p-type impurity region 136 is formed in the n-type epitaxial layer 104a.

다음, 도 3N에 있어서, 상기 p+형 폴리실리콘막 패턴(128a)과 상기 산화막 패턴(130)의 양측벽에 산화막 또는 질화막등을 사용하여 에미터-베이스 분리용 스페이서(138, 139)를 형성하고, 상기 스페이서(138) 하부를 제외한 상기 소정 두께의 산화막(134)을 제거한 후, 상기 노출된 n형 에피택셜층(104a)상에 베이스 이온주입 버퍼 산화막(140)을 형성한다.Next, in FIG. 3N, emitter-base separation spacers 138 and 139 are formed on both sidewalls of the p + type polysilicon film pattern 128a and the oxide film pattern 130 by using an oxide film or a nitride film. After removing the oxide layer 134 having a predetermined thickness except for the lower portion of the spacer 138, a base ion implantation buffer oxide layer 140 is formed on the exposed n-type epitaxial layer 104a.

그리고, 도 3O에 있어서, 상기 산화막 패턴(130) 및 상기 스페이서(138)를 마스크로 사용하고, 상기 버퍼 산화막(140)상에 n형 불순물 이온 및 p형 불순물 이온을 순차적으로 주입하여, 상기 p형 불순물 영역(136)의 하부에 n형 불순물 영역(142)과, 상기 p형 불순물 영역(136)내에 다른 p형 불순물 영역(144)이 형성된 진성 베이스 영역(145)을 형성한다.In FIG. 3O, n-type impurity ions and p-type impurity ions are sequentially implanted onto the buffer oxide layer 140 using the oxide pattern 130 and the spacer 138 as a mask, and the p An intrinsic base region 145 is formed under the n-type impurity region 136 and another p-type impurity region 144 is formed in the p-type impurity region 136.

이 때, 상기 n형 불순물 영역(142)은 베이스 영역의 확장을 억제하는 SIC(Selectively Ion-Implanted Collector) 영역이 된다.At this time, the n-type impurity region 142 becomes a SIC (Selectively Ion-Implanted Collector) region that suppresses expansion of the base region.

마지막으로, 상기 버퍼 산화막(140)을 제거한 후, 상기 노출된 n형 에피택셜층(104a)상에 n+형 폴리실리콘막 패턴을 형성하여 에미터 콘택층(146)을 형성하고, 상기 p+형 폴리실리콘막 패턴(128a)과 에미터 콘택층(146)을 열처리하여 상기 진성 베이스 영역(145)의 양측과 상기 진성 베이스 영역(145)내에 각각 외인성(extrinsic) 베이스 영역(148)과, 에미터 영역(149)을 형성한다. 이 때, 상기 에미터 영역(149)은 상기 노출된 n형 에피택셜층(104a)상의 스페이서(138)의 폭에 의해 그 영역(149)의 폭이 결정된다. 다음, 상기 외인성 베이스 영역(148)과 에미터 영역(149)을 포함하여 반도체 기판(100)상에 소정 두께의 산화막(150)을 형성한다. 그리고, 이 소정 두께의 산화막(150)을 관통하여 상기 에미터 콘택층(146) 및 베이스 콘택층(128a)과 전기적으로 접속되도록 에미터 전극(152) 및 베이스 전극(154)을 각각 형성하고, 상기 산화막(124)과 상기 소정 두께의 산화막(150)을 관통하여 상기 콜렉터 콘택층(122)과 전기적으로 접속되도록 콜렉터 전극(156)을 형성하면 도 3P에 도시된 바와 같이, 바이폴라 트랜지스터가 형성된다.Finally, after the buffer oxide layer 140 is removed, an n + type polysilicon layer pattern is formed on the exposed n-type epitaxial layer 104a to form an emitter contact layer 146, and the p + -type poly The silicon film pattern 128a and the emitter contact layer 146 are heat-treated to form extrinsic base regions 148 and emitter regions in both sides of the intrinsic base region 145 and in the intrinsic base region 145, respectively. And form 149. In this case, the width of the emitter region 149 is determined by the width of the spacer 138 on the exposed n-type epitaxial layer 104a. Next, an oxide film 150 having a predetermined thickness is formed on the semiconductor substrate 100 including the exogenous base region 148 and the emitter region 149. The emitter electrode 152 and the base electrode 154 are formed to penetrate through the oxide film 150 having a predetermined thickness and to be electrically connected to the emitter contact layer 146 and the base contact layer 128a. When the collector electrode 156 is formed to penetrate the oxide film 124 and the oxide film 150 having a predetermined thickness to be electrically connected to the collector contact layer 122, a bipolar transistor is formed as shown in FIG. 3P. .

한편, 상기 바이폴라 트랜지스터가 PNP 트랜지스터인 경우, n형 불순물 이온은 p형 불순물 이온으로 대체되고, p형 불순물 이온은 n형 불순물 이온으로 대체된다.On the other hand, when the bipolar transistor is a PNP transistor, n-type impurity ions are replaced with p-type impurity ions, and p-type impurity ions are replaced with n-type impurity ions.

(실시예 2)(Example 2)

도 4 내지 도 12를 참조하여 본 발명의 2 실시예를 상세히 설명한다.4 to 12, the second embodiment of the present invention will be described in detail.

도 4 내지 도 12는 본 발명의 2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 순차적으로 보이는 공정의 평면도 및 A-A'에 대한 수직 단면도이다.4 to 12 are plan views and vertical cross-sectional views taken along line A-A 'of a step of sequentially showing a method of manufacturing a bipolar transistor according to an exemplary embodiment of the present invention.

도 4A 내지 도 4B를 참조하면, NPN 트랜지스터의 제조 방법은 먼저, 반도체 기판(200)상에 진성 에피택셜층(202)을 형성한다.4A to 4B, the NPN transistor manufacturing method first forms an intrinsic epitaxial layer 202 on a semiconductor substrate 200.

다음, 도 5A 내지 도 5B에 있어서, 상기 진성 에피택셜층(202)내에 고농도 p형 불순물 이온을 주입하여 p+형 외인성 베이스 영역(204)을 형성한다.5A to 5B, a high concentration of p-type impurity ions is implanted into the intrinsic epitaxial layer 202 to form a p + type exogenous base region 204.

그리고, 상기 p+형 외인성 베이스 영역(204) 사이에 저농도 n형 불순물 이온을 주입하면, 도 6A 내지 도 6B에 도시된 바와 같이, n-형 불순물 영역(206)이 형성된다. 이 때, 상기 n-형 불순물 영역(206)은 상기 진성 에피택셜층(202)내에 도전성 을 갖는 영역이 된다.When the low concentration n-type impurity ions are implanted between the p + type exogenous base regions 204, the n-type impurity regions 206 are formed as shown in FIGS. 6A to 6B. At this time, the n-type impurity region 206 becomes a conductive region in the intrinsic epitaxial layer 202.

이어서, 도 7A 내지 도 7B를 참조하면, 상기 n-형 불순물 영역(206)을 포함하여 반도체 기판(200)상에 소정 두께의 패드 산화막(208a), 질화막(208b), 그리고 CVD(Chemical Vapor Deposition)등의 산화막(208c)이 순차적으로 적층된 다층막인 절연막층(208)을 형성한다.7A to 7B, the pad oxide film 208a, the nitride film 208b, and the chemical vapor deposition (CVD) having a predetermined thickness on the semiconductor substrate 200 including the n-type impurity region 206. The insulating film layer 208 which is a multilayer film in which the oxide film 208c, such as ()) is laminated | stacked sequentially is formed.

도 8A 내지 도 8B에 있어서, 반도체 기판(200)상에 에미터 형성 영역(c)과 콜렉터 형성 영역(d)을 정의하여 상기 n-형 불순물 영역(206)의 양측이 노출되도록 상기 절연막층(208) 및 상기 에피택셜층(202)을 순차적으로 식각하여 트렌치(210)를 형성하되, 상기 트렌치(210) 하부가 상기 반도체 기판(200)과 소정의 거리를 갖도록 형성한다.8A to 8B, the emitter formation region c and the collector formation region d are defined on the semiconductor substrate 200 to expose both sides of the n-type impurity region 206. The trench 210 is formed by sequentially etching the 208 and the epitaxial layer 202, and the lower portion of the trench 210 is formed to have a predetermined distance from the semiconductor substrate 200.

이 때, 상기 p+형 외인성 베이스 영역(204)과 상기 트렌치 형성 영역이 소정 부분 오버랩 되도록 한다. 즉, 상기 트렌치(210)의 일부 측벽에 상기 p+형 외인성 베이스 영역(204)이 노출되도록 한다.At this time, the p + type exogenous base region 204 and the trench formation region are overlapped with a predetermined portion. That is, the p + type exogenous base region 204 is exposed on some sidewalls of the trench 210.

다음, 상기 트렌치(210) 저면 및 측벽에 소정 두께의 희생 산화막(도면에 미도시)을 형성한 후, 이를 제거하고 소정 두께의 열산화막(212)을 형성하여 상기 트렌치(210)의 일측벽에 소정의 각도를 갖는 p형 불순물 이온(214)을 주입하면 도 9A 내지 도 9B에 도시된 바와 같이, 에미터 형성 영역(c)의 상기 n-형 불순물 영역(206)의 일측에 p형 진성 베이스 영역(216a)이 형성된다.Next, after forming a sacrificial oxide film (not shown) having a predetermined thickness on the bottom and sidewalls of the trench 210, the sacrificial oxide film (not shown) is removed and a thermal oxide film 212 having a predetermined thickness is formed on one side wall of the trench 210. When the p-type impurity ions 214 having a predetermined angle are implanted, a p-type intrinsic base is formed on one side of the n-type impurity region 206 of the emitter formation region c as shown in FIGS. 9A to 9B. Region 216a is formed.

이 때, 상기 희생 산화막(도면에 미도시)형성 공정은 트렌치 형성 장비 및 공정에 따라 수행되지 않을 수 있다. 그리고, 상기 소정의 각도를 갖는 p형 불순물 이온(214) 주입시, 상기 콜렉터 형성 영역의 일측벽에도 p형 불순물 영역(216b)이 형성되나, 이 영역(216b)은 실제로는 사용되지 않는 영역으로서, 소정의 마스크를 사용하여 형성되지 않도록 할 수 있다.In this case, the sacrificial oxide film (not shown) forming process may not be performed according to the trench forming equipment and process. When the p-type impurity ions 214 are implanted at the predetermined angle, the p-type impurity region 216b is formed on one side wall of the collector formation region, but this region 216b is a region which is not actually used. Can be prevented from being formed using a predetermined mask.

도 10A 내지 도 10B를 참조하면, 상기 트렌치(210)를 CVD 등의 산화막(218)으로 충전한다.10A to 10B, the trench 210 is filled with an oxide film 218 such as CVD.

그리고, 도 11A 내지 도 11B를 참조하면, 상기 CVD 산화막(218)상에 에미터 콘택 형성 영역과 콜렉터 콘택 형성 영역을 정의하여 상기 CVD 산화막(218)을 소정의 깊이로 식각하되, 그 깊이가 상기 트렌치(210)의 깊이보다 상대적으로 얕게 형성한다. 여기서, 상기 CVD 산화막(218)을 식각하여 형성된 에미터 콘택 형성 영역과 콜렉터 콘택 형성 영역은, 상기 CVD 산화막(218)에 의해 베이스 및 서브로부터 각각 분리됨으로써, 에미터-베이스-콜렉터간의 접합용량 및 서브와의 접합용량 특히, 콜렉터-서브간의 접합용량을 효과적으로 감소시킬 수 있다.11A to 11B, the emitter contact forming region and the collector contact forming region are defined on the CVD oxide layer 218 to etch the CVD oxide layer 218 to a predetermined depth, and the depth of the CVD oxide layer 218 is defined. It is formed relatively shallower than the depth of the trench 210. Here, the emitter contact forming region and the collector contact forming region formed by etching the CVD oxide film 218 are separated from the base and the sub by the CVD oxide film 218, respectively, so that the junction capacitance between the emitter, base and collector, The bonding capacity with the sub, in particular, the bonding capacity between the collector and the sub can be effectively reduced.

이 때, 상기 에미터 콘택 형성영역이 상기 콜렉터 콘택 형성영역에 비해 작은 면적을 갖도록 상기 영역의 정의 및 식각 공정을 나누어 진행할 수 있다.In this case, the process of defining and etching the region may be divided so that the emitter contact forming region has a smaller area than that of the collector contact forming region.

다음, 상기 에미터 콘택 형성영역 및 콜렉터 콘택 형성영역을 n+형 폴리실리콘막으로 충전하여 각각 에미터 콘택층(220a)과 콜렉터 콘택층(220b)을 동시에 형성한다.Next, the emitter contact forming region and the collector contact forming region are filled with an n + type polysilicon film to simultaneously form the emitter contact layer 220a and the collector contact layer 220b, respectively.

마지막으로, 에미터 콘택층(220a)과 콜렉터 콘택층(220b)을 열처리하여 상기 p형 진성 베이스 영역(216a)내와, 상기 콜렉터 콘택층(220b)과 접속된 상기 n-형 불순물 영역(206)내에 각각 에미터 영역(222)과 콜렉터 영역(223)을 형성한다. 이어서, 반도체 기판(200)상에 소정 두께의 절연막(224)을 형성한 후, 이 절연막(224)을 관통하여 각각 상기 에미터 콘택층(220a), 콜렉터 콘택층(220b), 그리고 p+형 외인성 베이스 영역(204)과 전기적으로 접속되도록 각각 에미터 전극(226), 콜렉터 전극(227), 그리고 베이스 전극(228)을 형성하면, 도 12A 내지 도 12B에 도시된 바와같이, 바이폴라 트랜지스터가 형성된다.Finally, the emitter contact layer 220a and the collector contact layer 220b are heat-treated to form the n-type impurity region 206 in the p-type intrinsic base region 216a and in contact with the collector contact layer 220b. Emitter region 222 and collector region 223, respectively, are formed within the cross-section. Subsequently, an insulating film 224 having a predetermined thickness is formed on the semiconductor substrate 200, and then penetrated through the insulating film 224, respectively, the emitter contact layer 220a, the collector contact layer 220b, and the p + type exogenous. When the emitter electrode 226, the collector electrode 227, and the base electrode 228 are formed to be electrically connected to the base region 204, respectively, as shown in FIGS. 12A to 12B, a bipolar transistor is formed. .

한편, 상기 바이폴라 트랜지스터가 PNP 트랜지스터인 경우, n형 불순물 이온은 p형 불순물 이온으로 대체되고, p형 불순물 이온은 n형 불순물 이온으로 대체된다.On the other hand, when the bipolar transistor is a PNP transistor, n-type impurity ions are replaced with p-type impurity ions, and p-type impurity ions are replaced with n-type impurity ions.

본 발명은, 매몰층의 면적을 줄일 수 있고, 트렌치를 얕게 형성하여 공정의 난이도를 줄일 수 있으며, 트렌치를 전극으로 사용함으로써 공정을 단순화 시킬 수 있는 효과가 있다. 또한, 에미터-베이스-콜렉터 사이의 접합용량 및 반도체 기판과의 접합용량을 줄일 수 있고, 콜렉터 저항을 감소시킬 수 있는 효과가 있다.The present invention can reduce the area of the buried layer, reduce the difficulty of the process by forming the trench shallowly, there is an effect that can simplify the process by using the trench as an electrode. In addition, the bonding capacity between the emitter-base-collector and the bonding capacity with the semiconductor substrate can be reduced, and the collector resistance can be reduced.

Claims (10)

반도체 기판(100)에 불순물 이온을 주입하여 형성된 매몰층(102)을 포함하여 상기 반도체 기판(100)상에 제 1 도전형 에피택셜층(104)과 절연막층(108)을 순차적으로 형성하는 공정과;A process of sequentially forming a first conductivity type epitaxial layer 104 and an insulating film layer 108 on the semiconductor substrate 100, including a buried layer 102 formed by implanting impurity ions into the semiconductor substrate 100. and; 상기 반도체 기판(100)상에 콜렉터 형성 영역(a)을 정의하고, 상기 매몰층(102) 및 반도체 기판(100)의 일부가 노출되도록 상기 에피택셜층(104)과 절연막층(108)을 순차적으로 식각하여 트렌치(109a, 109b)를 형성하는 공정과;The collector formation region a is defined on the semiconductor substrate 100, and the epitaxial layer 104 and the insulating layer 108 are sequentially formed to expose the buried layer 102 and a part of the semiconductor substrate 100. Etching to form trenches 109a and 109b; 상기 트렌치(109a, 109b)의 저면 및 측벽에 열산화막(110)을 형성하는 공정과;Forming a thermal oxide film (110) on the bottom and sidewalls of the trench (109a, 109b); 상기 열산화막(110)상에 제 2 도전형 불순물 이온(114)을 주입하여 상기 트렌치(109a, 109b) 하부에 상기 매몰층(102)의 양단으로부터 소정의 거리를 갖도록 채널 정지 영역(116a, 116b)을 형성하는 공정과;Channel stop regions 116a and 116b are implanted on the thermal oxide layer 110 so as to have a predetermined distance from both ends of the buried layer 102 under the trenches 109a and 109b. Forming a); 상기 트렌치(109a, 109b)의 저면 및 측벽을 포함하여 상기 절연막층(108)상에 제 1 절연막(118)을 형성하는 공정과;Forming a first insulating film (118) on the insulating film layer (108), including the bottom and sidewalls of the trench (109a, 109b); 상기 트렌치(109a, 109b) 저면의 상기 열산화막(110) 및 제 1 절연막(118)의 소정 부분을 식각하여 상기 매몰층(102)의 일부가 노출되도록 윈도우(121a, 121b)를 형성하는 공정과;Etching the predetermined portions of the thermal oxide film 110 and the first insulating film 118 on the bottoms of the trenches 109a and 109b to form windows 121a and 121b to expose a portion of the buried layer 102; ; 상기 윈도우(121a, 121b)를 포함하여 상기 트렌치(109a, 109b)를 고농도 제 1 도전형 폴리실리콘막으로 충전하여 콜렉터 콘택층(122)을 형성하는 공정과;Filling the trenches (109a, 109b) including the windows (121a, 121b) with a high concentration of a first conductivity type polysilicon film to form a collector contact layer (122); 반도체 기판(100)상에 제 2 절연막(124)을 형성하는 공정과;Forming a second insulating film 124 on the semiconductor substrate 100; 상기 트렌치(109a, 109b) 사이의 상기 제 1 도전형 에피택셜층(104a)의 표면이 노출되도록 상기 절연막층(106) 및 제 1 절연막(118), 그리고 제 2 절연막(124)을 식각하는 공정과;Etching the insulating layer 106, the first insulating layer 118, and the second insulating layer 124 such that the surface of the first conductivity type epitaxial layer 104a between the trenches 109a and 109b is exposed. and; 상기 제 1 도전형 에피택셜층(104a)의 일부 및 상기 콜렉터 콘택층(122)상의 제 2 절연막(124)의 일부가 노출되도록 반도체 기판(100)상에 고농도 제 2 도전형 제 1 폴리실리콘막 패턴(128a)과 제 3 절연막 패턴(130)을 순차적으로 형성하는 공정과;A high concentration second conductivity type first polysilicon film on the semiconductor substrate 100 to expose a portion of the first conductivity type epitaxial layer 104a and a portion of the second insulating layer 124 on the collector contact layer 122. Sequentially forming the pattern 128a and the third insulating film pattern 130; 상기 노출된 제 1 도전형 에피택셜층(104a)상에 제 2 도전형 불순물 이온(135)을 주입하여 상기 노출된 제 1 도전형 에피택셜층(104a)내에 제 2 도전형 불순물 영역(136)을 형성하는 공정과;A second conductivity type impurity region 136 is implanted in the exposed first conductivity type epitaxial layer 104a by implanting a second conductivity type impurity ion 135 on the exposed first conductivity type epitaxial layer 104a. Forming a; 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴(128a)과 상기 제 3 절연막 패턴(130)의 양측벽에 스페이서(138, 139)를 형성하는 공정과;Forming spacers (138, 139) on both sidewalls of said high concentration second conductivity type first polysilicon film pattern (128a) and said third insulating film pattern (130); 상기 제 3 절연막 패턴(130) 및 상기 스페이서(138)를 마스크로 사용하고, 상기 노출된 제 1 도전형 에피택셜층(104a)상에 제 1 도전형 불순물 이온 및 제 2 도전형 불순물 이온을 순차적으로 주입하여, 상기 제 2 도전형 불순물 영역(136)의 하부에 제 1 도전형 불순물 영역(142) 및 상기 제 2 도전형 불순물 영역(136)을 포함하는 진성 베이스 영역(145)을 형성하는 공정과;The third insulating layer pattern 130 and the spacer 138 are used as masks, and a first conductivity type impurity ion and a second conductivity type impurity ion are sequentially formed on the exposed first conductivity type epitaxial layer 104a. Forming an intrinsic base region 145 including the first conductivity type impurity region 142 and the second conductivity type impurity region 136 below the second conductivity type impurity region 136. and; 상기 노출된 제 1 도전형 에피택셜층(104a)상에 고농도 제 1 도전형 제 2 폴리실리콘막 패턴을 형성하여 에미터 콘택층(146)을 형성하는 공정과;Forming an emitter contact layer (146) by forming a high concentration first conductivity type second polysilicon film pattern on the exposed first conductivity type epitaxial layer (104a); 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴(128a)과 상기 에미터 콘택층(146)을 열처리하여 상기 진성 베이스 영역(145)의 양측과 상기 진성 베이스 영역(145)내에 각각 외인성 베이스 영역(148)과 에미터 영역(149)을 형성하는 공정과;The high concentration second conductive polysilicon layer pattern 128a and the emitter contact layer 146 are thermally treated to form an exogenous base region on both sides of the intrinsic base region 145 and in the intrinsic base region 145. 148 and an emitter region 149; 상기 외인성 베이스 영역(148)과 에미터 영역(149)을 포함하여 반도체 기판(100)상에 제 4 절연막(150)을 형성하는 공정과;Forming a fourth insulating film (150) on the semiconductor substrate (100) including the exogenous base region (148) and the emitter region (149); 상기 제 4 절연막(150)을 관통하여 각각 상기 에미터 콘택층(146), 고농도 제 2 도전형 제 1 폴리실리콘막 패턴(128a), 그리고 콜렉터 콘택층(122)과 전기적으로 접속되도록 에미터 전극(152), 베이스 전극(154), 그리고 콜렉터 전극(156)을 각각 형성하는 공정을 포함하는 바이폴라 트랜지스터의 제조 방법.The emitter electrode penetrates through the fourth insulating layer 150 to be electrically connected to the emitter contact layer 146, the second high conductivity type first polysilicon layer pattern 128a, and the collector contact layer 122, respectively. 152, a base electrode 154, and a collector electrode 156, respectively. 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전형 불순물 이온은 n형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 p형 불순물 이온인 바이폴라 트랜지스터의 제조 방법.The first conductive impurity ion is an n-type impurity ion, and the second conductive impurity ion is a p-type impurity ion. 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전형 불순물 이온은 p형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 n형 불순물 이온인 바이폴라 트랜지스터의 제조 방법.The first conductive impurity ion is a p-type impurity ion, and the second conductive impurity ion is an n-type impurity ion. 제 1 항에 있어서,The method of claim 1, 상기 절연막층(108)은 산화막(106)과 질화막(107)이 순차적으로 적층된 다층막인 바이폴라 트랜지스터의 제조 방법.The insulating film layer (108) is a multilayer film in which an oxide film (106) and a nitride film (107) are sequentially stacked. 제 1 항에 있어서,The method of claim 1, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴(128a)은 베이스 콘택층인 바이폴라 트랜지스터의 제조 방법.The high concentration second conductive polysilicon layer pattern 128a is a base contact layer. 제 1 항에 있어서,The method of claim 1, 상기 에미터 영역(148)은 상기 노출된 제 1 도전형 에피택셜층(104a)상의 스페이서(138)의 폭에 의해 그 폭이 결정되는 바이폴라 트랜지스터의 제조 방법.And the emitter region (148) is determined by the width of the spacer (138) on the exposed first conductivity type epitaxial layer (104a). 반도체 기판(200)상에 진성 에피택셜층(202)을 형성하는 공정과;Forming an intrinsic epitaxial layer 202 on the semiconductor substrate 200; 상기 진성 에피택셜층(202)내에 고농도 제 1 도전형 불순물 이온을 주입하여 외인성 베이스 영역(204)을 형성하는 공정과;Implanting a high concentration of first conductivity type impurity ions into the intrinsic epitaxial layer (202) to form an exogenous base region (204); 상기 외인성 베이스 영역(204) 사이에 제 2 도전형 불순물 이온을 주입하여 저농도 제 2 도전형 불순물 영역(206)을 형성하는 공정과;Implanting second conductivity type impurity ions between the exogenous base region (204) to form a low concentration second conductivity type impurity region (206); 상기 저농도 제 2 도전형 불순물 영역(206)을 포함하여 반도체 기판(200)상에 절연막층(208)을 형성하는 공정과;Forming an insulating film layer (208) on the semiconductor substrate (200) including the low concentration second conductivity type impurity region (206); 상기 저농도 제 2 도전형 불순물 영역(206)의 양측 및 상기 외인성 베이스 영역(204)의 일부 측면이 노출되도록 상기 절연막층(208) 및 상기 진성 에피택셜층(202)을 순차적으로 식각하여 트렌치(210)를 형성하되, 상기 트렌치(210)의 하부가 반도체 기판(200)과 소정의 거리를 갖도록 형성하는 공정과;The insulating layer 208 and the intrinsic epitaxial layer 202 are sequentially etched to expose both sides of the low concentration second conductivity type impurity region 206 and some side surfaces of the exogenous base region 204 to form a trench 210. Forming a lower portion of the trench (210) with a predetermined distance from the semiconductor substrate (200); 상기 트렌치(210)의 저면 및 양측벽에 열산화막(212)을 형성하는 공정과;Forming a thermal oxide film (212) on the bottom and side walls of the trench (210); 상기 트렌치(210)의 일측벽에 제 1 도전형 불순물 이온(214)을 주입하여 상기 저농도 제 2 도전형 불순물 영역(206)의 일측에 진성 베이스 영역(216a)을 형성하는 공정과;Implanting a first conductivity type impurity ion (214) into one side wall of the trench (210) to form an intrinsic base region (216a) on one side of the low concentration second conductivity type impurity region (206); 상기 트렌치(210)를 제 1 절연막(218)으로 채우는 공정과;Filling the trench (210) with a first insulating film (218); 상기 제 1 절연막(218)상에 에미터 콘택 형성영역과 콜렉터 콘택 형성영역을 정의하고, 상기 제 1 절연막(218)을 소정의 깊이로 식각하는 공정과;Defining an emitter contact forming region and a collector contact forming region on the first insulating film (218), and etching the first insulating film (218) to a predetermined depth; 상기 에미터 콘택 형성영역 및 콜렉터 콘택 형성영역을 고농도 제 2 도전형 폴리실리콘막으로 충전하여 각각 에미터 콘택층(220a)과 콜렉터 콘택층(220b)을 형성하는 공정과;Filling the emitter contact forming region and the collector contact forming region with a high concentration of a second conductivity type polysilicon film to form an emitter contact layer (220a) and a collector contact layer (220b), respectively; 상기 에미터 콘택층(220a)과 콜렉터 콘택층(220b)을 열처리하여 상기 진성 베이스 영역(216a)내와, 상기 콜렉터 콘택층(220b)과 접속된 상기 저농도 제 2 도전형 불순물 영역(206)내에 각각 에미터 영역(222)과 콜렉터 영역(223)을 형성하는 공정과;The emitter contact layer 220a and the collector contact layer 220b are heat-treated to form the intrinsic base region 216a and the low concentration second conductivity type impurity region 206 connected to the collector contact layer 220b. Forming an emitter region 222 and a collector region 223, respectively; 상기 에미터 영역(222)과 콜렉터 영역(223)을 포함하여 반도체 기판(200)상에 제 2 절연막(224)을 형성하는 공정과;Forming a second insulating film (224) on the semiconductor substrate (200) including the emitter region (222) and the collector region (223); 상기 제 2 절연막(224)을 관통하여 각각 상기 에미터 콘택층(220a), 콜렉터 콘택층(220b), 그리고 외인성 베이스 영역(204)과 전기적으로 접속되도록 각각 에미터 전극(226), 콜렉터 전극(227), 그리고 베이스 전극(228)을 형성하는 공정을 포함하는 바이폴라 트랜지스터의 제조 방법.The emitter electrode 226 and the collector electrode respectively penetrate the second insulating film 224 to be electrically connected to the emitter contact layer 220a, the collector contact layer 220b, and the exogenous base region 204, respectively. 227), and a method of manufacturing a bipolar transistor comprising the step of forming a base electrode (228). 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 도전형 불순물 이온은 n형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 p형 불순물 이온인 바이폴라 트랜지스터의 제조 방법.The first conductive impurity ion is an n-type impurity ion, and the second conductive impurity ion is a p-type impurity ion. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 도전형 불순물 이온은 p형 불순물 이온이고, 상기 제 2 도전형 불순물 이온은 n형 불순물 이온인 바이폴라 트랜지스터의 제조 방법.The first conductive impurity ion is a p-type impurity ion, and the second conductive impurity ion is an n-type impurity ion. 제 7 항에 있어서,The method of claim 7, wherein 상기 절연막층(208)은 산화막과 질화막이 순차적으로 적층된 다층막인 바이폴라 트랜지스터의 제조 방법.And the insulating layer 208 is a multilayer film in which an oxide film and a nitride film are sequentially stacked.

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