KR100222125B1 - 텅스텐 플러그 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 플러그 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 상부에 하지층, 소정의 높이를 가지며 단차부를 제공하는 폴리실리콘 패턴 및 제1산화막을 순차적으로 형성하는 단계, 상기 제1산화막 상부에 상기 제1산화막과 증착 방법 및 물질 특성이 서로 다르고 제1산화막에 비하여 습식 식각률이 높은 제2산화막을 형성하는 단계, 상기 제2산화막을 에치백하여, 제1산화막의 단차진 지역에 잔류시키는 단계, 상기 폴리실리콘 패턴 사이의 반도체 기판이 노출되도록 상기 제1산화막 및 하지층내에 포토리소그라피 공정에 의하여 콘택홀을 형성하는 단계, 상기 제1산화막, 잔류하는 제2산화막 및 콘택홀내에 텅스텐막을 증착하는 단계, 상기 텅스텐막을 에치백하여, 상기 콘택홀내에 텅스텐 플러그를 형성하는 단계, 및 상기 반도체 기판 결과물을 습식 식각 용액에 담그어 상기 잔류하는 제2산화막을 제거하면서, 동시에 잔류하는 텅스텐막을 제거하는 것을 특징으로 한다.
Description
제1(a)도 및 제1(b)도는 종래의 텅스텐 플러그 형성을 보인 단면도.
제2(a)도 내지 제2(f)도는 본 발명의 일 실시예에 따른 텅스텐 플러그의 제조 공정을 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 하지층
3 : 폴리 실리콘 배선 4 : 제1산화막
5 : 제2산화막 5' : 잔류 산화막
6 : 텅스텐 6' : 잔류 텅스텐
본 발명은 반도체 소자의 금속 배선 형성공정중 텅스텐 플러그 형성방법에 관한 것으로, 보다 구체적으로는 텅스텐 플러그를 형성하기 위한 에치 백(etch back) 공정시, 단차 부위에 잔류하는 잔류 텅스텐을 제거하여 소자의 신뢰성을 확보하는 텅스텐 플러그 형성방법에 관한 것이다.
반도체 소자가 미세화되고 고집적화됨에 따라, 금속 배선의 연결 통로인 콘택홀의 면적이 매우 작아 지고, 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉저항이 증대된다. 이에따라, 배선 형성에 따른 PN 접합이 파괴되기 쉽다. 또한 현재의 소자의 미세화는 가로방향의 길이 축소가 주된 것이기 때문에 고집적화에 따라 표면 단차의 어스펙트비(aspect ratio)가 증대된다. 따라서, 일반적인 스퍼터링법에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선이 단락되는 문제가 발생하고 이로인해 소자의 신뢰성을 크게 저하시키는 문제점이 있었다.
이에 상기한 문제점 중 배선의 저항 증대를 해결하면서, 반도체 소자의 동작속도를 빠르게 하기 위하여, 콘택홀 내부에만 텅스텐을 매립시키어 플러그로 작용하게 하는 텅스텐 플러그 기술이 제안되었다.
여기서, 종래의 텅스텐 플러그를 이용한 금속 배선 방법에 대하여 자세히 살펴보기로 한다.
먼저, 제1(a)도에 나타낸 바와 같이, 도전체(1) 상부에 소정의 산화막(4)을 형성하고, 상기 산화막(4) 상부에 마스크를 형성한 다음, 건식 식각을 통하여 콘택홀을 형성한다. 그 후, 콘택홀의 내부 및 산화막(4) 상부에 텅스텐막(6)을 증착한다. 그리고 난 다음, 에치 백 공정을 이용하여 산화막(4) 상부에 증착된 텅스텐막(6)을 산화막(4)을 식각 장벽막으로 하여 제거한다.
여기서, 상기 텅스텐막(6)을 에치 백하여 플러그로만 사용하는 이유는 상기 텅스텐막(6)은 공간 매립 특성은 우수하지만, 금속 배선으로 사용할 경우, 저항값이 알루미늄 합금 또는 구리 보다 3배 이상 크므로 플러그로서만 이용한다.
그러나, 상기한 텅스텐 플러그 기법은 제1(a)도에 도시된 바와 같이, 산화막(4)에 하부층의 단차로 인하여 비교적 경사면이 넓은 글로벌(global) 단차가 형성되어 있을때에는, 산화막(4)의 경사면에 텅스텐이 잔류하게 된다. 또한 상기 잔류 텅스텐막을 제거하기 위하여 텅스텐 에치백 공정시 과도 식각을 진행할 경우에는 제1(b)도에서와 같이, 잔류 텅스텐 막은 제거되지만 W만큼의 텅스텐 손실을 갖게 되어 접촉 저항이 증가하게 되고, 이후에 진행되는 금속 배선 공정시 차질을 빚게 되어 소자의 신뢰성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여, 본 발명은 금속 배선 공정 중 단차를 갖는 산화막에 콘택 홀을 형성하고, 텅스텐 플러그를 형성하기 위한 텅스텐 에치백 시 잔류 텅스텐막의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있는 텅스텐 플러그 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판 상부에 하지층, 소정의 높이를 가지며 단차부를 제공하는 폴리실리콘 패턴 및 제1산화막을 순차적으로 형성하는 단계, 상기 제1산화막 상부에 상기 제1산화막과 증착 방법 및 물질 특성이 서로 다르고 제1산화막에 비하여 습식 식각률이 높은 제2산화막을 형성하는 단계, 상기 제2산화막을 에치백하여, 제1산화막의 단차진 지역에 잔류시키는 단계, 상기 폴리실리콘 패턴 사이의 반도체 기판이 노출되도록 상기 제1산화막 및 하지층내에 포토리소그라피 공정에 의하여 콘택홀을 형성하는 단계, 상기 제1산화막, 잔류하는 제2산화막 및 콘택홀내에 텅스텐막을 증착하는 단계, 상기 텅스텐막을 에치백하여, 상기 콘택홀내에 텅스텐 플러그를 형성하는 단계, 및 상기 반도체 기판 결과물을 습식 식각 용액에 담그어 상기 잔류하는 제2산화막을 제거하면서, 동시에 잔류하는 텅스텐막을 제거하는 것을 특징으로 한다.
이하, 본 발명의 일 실시예를 첨부한 도면에 의거하여 자세히 설명하기로 한다.
제2(a)도 내지 제2(f)도는 본 발명의 일 실시예에 따른 텅스텐 플러그의 제조 공정을 보인 단면도이다.
먼저, 제2(a)도에 도시된 바와 같이, 반도체 기판(1) 상부에 하지층(2)을 증착하고, 그 상부에 폴리실리콘을 증착한 후, 포토리소그라피의 일련의 공정에 의하여 폴리실리콘 패턴(3)을 형성한다. 여기서, 폴리실리콘 패턴(3)은 반도체 소자에 있어서 게이트 전극일 수 있고, 그밖의 물질로 패턴이 사용될 수도 있다.
그 후, 제2(b)도에서와 같이, 상기 폴리실리콘 패턴(3) 상부에 제1산화막(4)을 형성한다. 여기서, 제1산화막(4)은 상기 폴리실리콘 패턴(3) 또는 그밖의 하부층의 조건에 의하여, 글로벌 단차가 형성된다. 그리고나서, 제1산화막(4) 상부에 제1산화막(4) 보다 습식 식각률이 두 배 이상 크고, 증착 방법 및 물질의 특성이 차이를 갖는 제2산화막(5)을 1000 내지 3000정도로 형성한다.
그 다음, 제2(c)도에 나타낸 바와 같이, 제2산화막(5)을 상기 제1산화막(4)을 식각 장벽층으로 하여 에치 백하게 되면 제1산화막(4)의 글로벌 단차부에 잔류 산화막(5')이 잔류하게 된다.
제2(d)도에 도시된 바와 같이, 상기 폴리실리콘 패턴(3) 사이에 콘택홀을 제조하기 위하여 포토 마스크(도시되지 않음)를 제조한 후, 포토 마스크를 이용하여 상기 제1산화막(4) 및 하지층(2)을 패터닝하여 콘택홀을 형성한다. 그 후, 상기 콘택홀 내부와 제1산화막(4) 상부 및 잔류 산화막(5') 상부에 텅스텐막(6)을 증착한다. 이때, 상기 텅스텐막(6)은 콘택홀 내에 충분히 매립되도록 약 300 내지 450온도에서 증착한다. 그후, 텅스텐막(6)을 증착한다음, 열처리 로에서 400 내지 500의 온도에서 30 내지 60분동안 열처리를 진행한다. 경우에 따라서는 열처리 공정을 생략할 수도 있다.
제2(e)도에서와 같이, 상기 증착된 텅스텐막(6)을 에치 백 공정에 의하여 콘택홀내에만 텅스텐막(6)이 매립되도록 제거한다. 이때 상기 잔류 산화막(5')상부의 일정 영역에 잔류 텅스텐(6')이 잔류되어 진다.
이 후, 제2(f)도에서와 같이, 상기 잔류된 산화막을 제거하기 위하여 산화막 에천트(etchant)에 상기 진행된 시편 전체를 담근다. 그러면, 상기 잔류 산화막(5')이 제1산화막(4)에 비하여 습식 식각률이 높은 관계로 상기 잔류 산화막(5')만이 제거되면서 그 상부에 존재하는 잔류 텅스텐막(6')이 동시에 떨어져 나간다. 이에따라, 잔류 산화막(5')의 제거에 의하여 잔류 텅스텐막(6')이 동시에 제거할 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 글로벌 단차를 갖는 디바이스에서 텅스텐 플러그를 형성하기 위한 에치 백시 발생하는 잔류 텅스텐 막을 제거하기 위하여 텅스텐을 증착하기 전에 습식 식각률이 높고, 제1산화막과는 산화막과 증착 방법 내지는 물질 특성을 다른 산화막을 제1산화막 상부에 증착시키고 의도적인 잔류 산화막을 형성하여, 상기 잔류 산화막 제거시, 자연적으로 잔류 텅스텐을 제거됨으로써, 후속에 진행되는 금속 배선 공정의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 반도체 기판 상부에 하지층, 소정의 높이를 가지며 단차부를 제공하는 폴리실리콘 패턴 및 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 상부에 상기 제1산화막과 증착 방법 및 물질 특성이 서로 다르고 제1산화막에 비하여 습식 식각률이 높은 제2산화막을 형성하는 단계; 상기 제2산화막을 에치백하여, 제1산화막의 단차진 지역에 잔류시키는 단계; 상기 폴리실리콘 패턴 사이의 반도체 기판이 노출되도록 상기 제1산화막 및 하지층내에 포토리소그라피 공정에 의하여 콘택홀을 형성하는 단계; 상기 제1산화막, 잔류하는 제2산화막 및 콘택홀내에 텅스텐막을 증착하는 단계; 상기 텅스텐막을 에치백하여, 상기 콘택홀내에 텅스텐 플러그를 형성하는 단계; 및 상기 반도체 기판 결과물을 습식 식각 용액에 담그어 상기 잔류하는 제2산화막을 제거하면서, 동시에 잔류하는 텅스텐막을 제거하는 것을 특징으로 하는 텅스텐 플러그 형성방법.
- 제1항에 있어서, 상기 잔류하는 제2산화막은 상기 제1산화막보다 습식 식각률이 두배 이상 큰 것을 특징으로 하는 텅스텐 플러그 형성방법.
- 제1항 또는 제2항에 있어서, 상기 제2산화막은 1000 내지 3000두께로 증착하는 것을 특징으로 하는 텅스텐 플러그 형성방법.
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| KR1019950004456A KR100222125B1 (ko) | 1995-03-04 | 1995-03-04 | 텅스텐 플러그 형성방법 |
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1995
- 1995-03-04 KR KR1019950004456A patent/KR100222125B1/ko not_active IP Right Cessation
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|---|---|
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