KR100219188B1 - Dram control circuit - Google Patents
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Abstract
본 발명은 프로세서의 램 제어에 관한 것으로, 고속 동작 특성의 프로세서가 저속 동작 특성의 동적램에 데이터를 기록 및 읽어 내는 제어회로에 관한 것으로, 특히, 프로세서의 처리 속도에 영향을 주지 않고 피포/버퍼를 사용하여 저속 동작특성의 동적램(DRAM)을 사용할 수 있는 제어회로에 관한 것으로서, 프로세서와 각 기능부와 인터페이스를 하는 프로세서 인터페이스부와, 동적램의 번지 신호를 래치하고 출력하는 번지먹스/래치부와, 제어 신호에 의하여 데이터 피포/버퍼부를 피포로서 또는 버퍼로서 동작하도록 제어하고, 피포 엠피티 신호를 전달하는 피포/버퍼 제어부와, 피포로 동작할 때는 프로세서의 데이터를 기록하며 피포가 비어 있을 경우는 피포 엠피티 신호를 출력하고, 버퍼로 동작 할 때는 동적램의 데이터를 기록하는 버퍼로 동작하는 데이터 피포/버퍼부와, 피보 엠피티 신호를 프로세서에 인가하여 데이터를 피포에 출력하게 하고, 번지먹스/래치부와 동적램에 번지 신호를 인가하여 피포에 기록된 데이터를 동적램의 지정 번지에 쓰고, 또한, 동적램의 해당 번지 데이터가 버퍼에 모두 기록되면 프로세서에 준비 신호를 인가하여 프로세서가 버퍼로부터 데이터를 읽게 하는 동적램 제어기로 구성되는 것을 특징으로 하며, 프로세서의 클럭 주파수와 차이가 있는 동적램을 사용할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a RAM control of a processor, and more particularly to a control circuit in which a processor having a high-speed operation characteristic records and reads data to and from a dynamic RAM having low- A dynamic random access memory (DRAM) having a low-speed operation characteristic using a dynamic random access memory (DRAM), and includes a processor and a processor interface unit for interfacing with each functional unit, Buffer control unit operable to control the data fuze / buffer unit to function as a fuze or buffer by a control signal, and to transmit a fuzefinity signal; , It outputs a decipher signal. When it operates as a buffer, it operates as a buffer for recording data of the dynamic RAM The data is written to the address of the dynamic RAM by applying a data fuze / buffer unit and a pvmpti signal to the processor to output data to the fuze and applying an address signal to the address / latch unit and the dynamic RAM, And a dynamic RAM controller for applying a ready signal to the processor to cause the processor to read data from the buffer when the address data of the dynamic RAM is completely written in the buffer. There is an effect that you can use dynamic RAM.
Description
본 발명은 프로세서(Processor)의 램(RAM : Random Access Memory)제어에 관한 것으로, 고속 동작 특성의 프로세서(Processor)가 저속 동작 특성의 동적램(DRAM : Dynamic RAM)에 데이터를 기록 및 읽어 내는 제어회로에 관한 것으로서, 트히, 프로세서의 처리 속도에 영향을 주지 않고 피포/버퍼를 사용하여 저속 동작 특성의 동적램(DRAM)을 사용할 수 있는 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a RAM (Random Access Memory) control of a processor, in which a processor having a high-speed operation characteristic reads and writes data to a dynamic RAM (DRAM) To a control circuit capable of using a dynamic RAM (DRAM) with low-speed operation characteristics using a chip / buffer without affecting the processing speed of the processor.
동적램(DRAM)은 프로세서와 번지(Address) 버스, 데이타(Data) 버스 및 제어(Control) 버스를 통하여 접속되고, 동적램 제어회로의 제어 신호에 따라 쓰기(Write) 동작 또는 읽기(Read) 동작이 이루어진다.A dynamic RAM (DRAM) is connected to a processor through an address bus, a data bus, and a control bus. The dynamic RAM (DRAM) .
이하 첨부된 도면을 종래의 기술에 대한 상세한 설명을 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
제1도는 종래의 기술에 의한 동적램 제어회로의 기능 블록도이다.FIG. 1 is a functional block diagram of a conventional dynamic RAM control circuit.
상기 제1도를 참조하면, 프로세서(1)의 제어 신호 및 번지 신호를 인가 받아 동적램(2)의 주소 및 읽기와 쓰기를 제어하는 신호를 출력하는 동적램 제어회로(11)와 상기 프로세서(1)의 데이터를 인가 받아 상기 동적램 제어회로(11)의 제어신호에 의하여 데이터를 기록 및 보관하는 동적램(2)으로 구성되며, 프로세서(1)로부터 출력되는 번지 신호를 인가 받아 프로세서(1)가 생성한 데이타를 쓰거나 읽을 열 번지(Row Address) 및 행 번지(Column Address) 신호를 먹싱(Muxing)하여 동적램(2)으로 출력하는 번지 먹스부(Address MUX : 12)와; 사기 버지 먹스부(12)와 동적램(2)과 프로세서(1)와 연결되어 열번지 신호를 선택하는 RAS(Row Address Strobe) 신호와 행번지 신호를 선택하는 CAS(Column Address Stobe) 신호 및 데이터의 읽기와 쓰기 제어 신호를 생성하여 상기 번지먹스부(12) 및 동적램(2)으로 출력하는 동적램 제어기(13)로 구성된다.Referring to FIG. 1, a dynamic RAM control circuit 11 receives a control signal and an address signal of the processor 1 and outputs a signal for controlling the address and the reading and writing of the dynamic RAM 2, And a dynamic RAM 2 for receiving and storing data according to a control signal of the dynamic RAM control circuit 11. The processor 1 receives an address signal output from the processor 1 and receives data from the processor 1 An address MUX 12 for outputting a row address and a column address signal to be written or read by the dynamic RAM 2 and outputting the row address and the column address signal to the dynamic RAM 2; A RAS (Row Address Strobe) signal for selecting a column address signal and a CAS (Column Address Stobe) signal for selecting a row address signal and data And a dynamic RAM controller 13 for generating a read and write control signal of the RAM 12 and outputting the read and write control signals to the address bus 12 and the dynamic RAM 2.
상기와 같은 구성의 종래 기술에 의한 동적램 제어회로의 쓰기 동작과 읽기동작의 상세한 작용을 설명한다.The detailed operation of the write operation and the read operation of the dynamic RAM control circuit according to the conventional art having the above-described configuration will be described.
프로세서에 의한 동적램(2)에 데이터의 쓰기 동작을 보면, 먼저 프로세서(1)는 제어 버스를 통하여 데이터의 쓰기 동작 제어 신호를 동적램 제어기(13)에 인가하고, 상기 동적램 제어기(13)는 동적램(2)에 쓰기 상태(Write Enable) 신호를 인가한다. 따라서, 상기 동적램은 입력되는 데이터를 기록할 상태(Write Enable)가 된다. 또한, 번지 버스를 통하여 프로세서(1)로부터 인가되는, 데이터가 쓰여질 동적램(2)의 번지 신호를 번지 먹스부(12)가 인가 받는다.The processor 1 applies a data write operation control signal to the dynamic RAM controller 13 via the control bus and the dynamic RAM controller 13 writes the data to the dynamic RAM controller 13. [ A write enable signal is applied to the dynamic RAM 2. [ Therefore, the dynamic RAM becomes a write enable state in which data to be input is recorded. In addition, the address bus 12 receives the address signal of the dynamic RAM 2 to which data is to be written, which is applied from the processor 1 through the address bus.
상기 동적램 제어기(13)는 제어 버스를 통하여 인가된 제어 신호에 의하여 상기 번지 먹스부(12)에 인가된 번지 신호가 상기 동적램(2)의 열번지 신호 인지 또는 행번지 신호인지를 확인하여 주는 RAS 및 CAS 신호를 상기 번지 먹스부(12)와 동적램(2)에 인가하게 되고, 상기 번지먹스부(12)는 열번지 신호와 행번지 신호를 상기 동적램(2)에 번갈아 출력(Muxing)하게 되며, 또한, 상기 동적램(2)은 상기 동적램 제어기(13)의 제어 신호에 의하여 상기 번지 먹스부(12)로부터 인가되는 신호가 열번지 신호인지 또는 행번지 신호인지를 인지하게 되고, 상기 열 및 행 번지신호에 의하여 지정된 동적램(2)의 해당 번지에, 상기 데이터 버스를 통하여 인가된 프로세서(1)의 데이터를 기록하게 된다.The dynamic RAM controller 13 checks whether the address signal applied to the address bus 12 is a column address signal or a row address signal of the dynamic RAM 2 by a control signal applied through a control bus The RAS and CAS signals are applied to the address bus 12 and the dynamic RAM 2. The address bus 12 alternately outputs a column address signal and a row address signal to the dynamic RAM 2 The dynamic RAM 2 recognizes whether a signal applied from the address bus 12 is a column address signal or a row address signal by a control signal of the dynamic RAM controller 13 And writes the data of the processor 1 applied through the data bus to a corresponding address of the dynamic RAM 2 designated by the column and row address signals.
프로세서에 의하여 상기 동적램(2)에 쓰여진 데이터의 읽기 동작을 보면, 먼저 프로세서(1)는 제어 버스를 통하여 읽기 동작 제어 신호를 동적램 제어기(13)에 인가한다.The processor 1 firstly applies a read operation control signal to the dynamic RAM controller 13 via the control bus to read the data written to the dynamic RAM 2 by the processor.
상기 동적램 제어기(13)는 상기 동적램(2)에 읽기 상태(Read Enable)의 제어신호를 인가하고, 상기 동적램(2)은 기록된 데이터를 출력하는 상태(Read Enable)로 된다.The dynamic RAM controller 13 applies a read enable control signal to the dynamic RAM 2 and the dynamic RAM 2 is in a read enable state to output the recorded data.
또한, 번지 버스를 통하여 동적램(2)으로부터 읽을 데이터가 기록된 번지 신호는 번지 먹스부(12)에 인가하고, 제어 버스를 통하여 상기 동적램 제어기(13)는 번지 먹스부(12)에 인가된 신호가 열번지 신호인지 또는 행번지 신호인지를 확인하여 주는 RAS 및 CAD 신호를 상기 동적램(2)과 번지먹스부(12)에 동시에 인가한다.An address signal in which data to be read from the dynamic RAM 2 is written through the address bus is applied to the address bus 12 and the dynamic RAM controller 13 is connected to the address bus 12 via the control bus. And simultaneously applies the RAS and CAD signals to the dynamic RAM 2 and the address mux 12 for confirming whether the received signal is a column address signal or a row address signal.
이때, 번지 먹스부(12)는 열번지 신호와 행번지 신호를 번갈아 출력(Muxing)하고, 동적램(2)은 상기 번지 먹스부(12)로부터 인가되는 번지신호가 열번지 신호인지, 행번지 신호인지를 알 수 있게 된다.At this time, the address bus 12 alternately outputs the column address signal and the row address signal, and the dynamic RAM 2 outputs the address signal from the address bus 12 as a column address signal, It is possible to know whether it is a signal or not.
따라서, 상기 동적램(2)은 인가된 열 및 행번지 신호에 의한 번지의 데이터를 상기 데이터 버스로 출력하게 되고, 상기 프로세서는 해당 데이터를 읽게 된다.Accordingly, the dynamic RAM 2 outputs address data based on the applied column and row address signals to the data bus, and the processor reads the data.
프로세서가 동적램(2)을 액서스(Access)하는 시간은 짧은 것이 바람직한 데, 종래의 동적램 제어회로(11)에서 프로세서(1)의 쓰기 및 읽기 사이클은 동적램 제어회로(11)의 사이클과 동일한 속도를 이루어지므로 동적램(2)의 액서스 시간이 길어질 경우, 동적램(2)의 액서스 시간에 의하여 프로세서(1)의 액서스 시간이 제한된다는 문제점이 있었다.It is desirable that the time for the processor to access the dynamic RAM 2 is short. In the conventional dynamic RAM control circuit 11, the write and read cycles of the processor 1 are controlled by the cycle of the dynamic RAM control circuit 11 The access time of the processor 1 is limited by the access time of the dynamic RAM 2 when the access time of the dynamic RAM 2 is long.
특히, Super-Scalar, RISC(Reduced Instruction Set Computer)등 고속 프로세서(1)를 사용하는 경우에는 동적램(2)의 액서스 시간에 의하여 시스템의 전체적인 성능을 저하시키는 문제가 발생하였다. 현재, 일 실시예에로서, 일반적으로 사용하고 있는 동적램(2)의 읽기 또는 쓰기 액서스 시간은 60ns 또는 70ns인 데, 70ns의 액서스 시간을 갖는 동적램(2)의 예를 들면, 랜덤 리드 또는 라이트 사이클(Random Read or Write Cycle)시간(tRC)이 최소 130ns를 만족해야 하는 바, 프로세서(1)의 동작 클럭이 40MHz(1 클럭 펄스 폭은 25ns)인 경우, 프로세서(1)가 동적램(2)을 1회 액서스 할 때마다 최소한 105ns(130ns-25ns)가 필요하고, 프로세서(1)의 약 4클럭에 해당하는 불필요한 시간을 낭비하는 결과가 된다.Particularly, when the high-speed processor 1 such as a Super-Scalar or a Reduced Instruction Set Computer (RISC) is used, the overall performance of the system is deteriorated due to the access time of the dynamic RAM 2. Currently, in one embodiment, the read or write access time of the dynamic RAM 2 in common use is 60 ns or 70 ns, for example, a random lead of dynamic RAM 2 with an access time of 70 ns, If the write cycle (Random Read or write cycle) time (t RC) the bar that must be satisfied for at least 130ns, the operation clock of the processor (1) 40MHz (1 clock pulse width 25ns), the processor (1) dynamic random access memory At least 105 ns (130 ns-25 ns) is required every time the processor 2 is accessed once, resulting in wasted unnecessary time corresponding to about 4 clocks of the processor 1.
이는, 일 실시예로서, 15ns 정도의 액서스 시간을 가지는 고속의 정적 램(SRAM : Static RAM)에 비하면 성능 차이가 매우 크지만, DRAM은 SRAM에 비하여 가격이 싸고, 시스템이 커질수록 필요한 램(RAM)의 수요는 더욱 많아짐으로 가격이 싼 DRAM을 많이 사용한다는 문제가 있다.This is because, as one example, the performance difference is very large compared to a high-speed static RAM (SRAM) having an access time of about 15 ns. However, the DRAM is less expensive than the SRAM, ), The demand for DRAMs is lowered.
본 발명은 프로세서가 처리한 데이터를 동적램에 쓰기 작업 시 동적램의 비교적 늦은 액서스 시간에 의한 프로세서의 액서스 시간이 지연되지 않고 정상 동작할 수 있도록 하는 동적램 제어회로를 제공하는 것이 그 목적이다.It is an object of the present invention to provide a dynamic RAM control circuit which allows a processor to access a dynamic RAM by a relatively late access time during a write operation of data processed by the processor without delay.
제1도는 종래의 동적램 제어회로와 프로세서 및 동적램과의 접속 상태를 도시한 도면이다.FIG. 1 is a diagram showing a connection state between a conventional dynamic RAM control circuit and a processor and a dynamic RAM.
제2도는 본 발명에 의한 램 제어회로와 프로세서 및 동적램과의 접속 상태를 도시한 도면이다.FIG. 2 is a diagram showing a connection state between a RAM control circuit, a processor and a dynamic RAM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1, 21 : 프로세서 2, 22 : 동적램1, 21: processor 2, 22: dynamic RAM
11, 31 : 동적램 제어회로 13, 35 : 동적램 제어기11, 31: Dynamic RAM control circuit 13, 35: Dynamic RAM controller
32 : 번지 먹스/래치부 33 : 데이터 피포/버퍼부32: address bus / latch unit 33: data bus / buffer unit
34 : 피포/버퍼 제어부 36 : 프로세서 인터페이스부34: Dust / buffer control unit 36: Processor interface unit
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은 프로세서로부터 인가된 제어 신호를 자체 클럭 신호에 동기하여 각 기능부에 전송 및 자체 클럭에 동기되어 동작하도록 제어하고, 프로세서에 인가되는 신호는 프로세서의 클럭에 동기하도록 하는 프로세서 인터페이스부와, 동적램의 번지 신호를 래치에 저장하고 동적램 제어기로부터 인가되는 제어 신호에 의하여 동적램에 번지신호를 출력하는 번지먹스/래치부와, 제어 신호에 의하여 데이터 피포/버퍼부를 피포로서 또는 버퍼로서 동작하도록 제어하고, 피포가 비어 있을 경우 동적램 제어기에 해당 제어 신호를 인가하는 피포/버퍼 제어부와 데이터 피포/버퍼부가 피포로 동작할 때는 프로세서의 데이터를 기록하며 피포가 비어 있을 경우는 피포 엠피티 신호를 출력하고, 버퍼로 동작 할 때는 동적램의 데이터를 기록하는 버퍼로 동작하는 데이터 피포/버퍼부와, 피포 엠피티 신호를 인가 받으면 프로세서에 제어 신호를 인가하여 데이터를 피포에 출력하고, 제어 신호에 의하여 번지먹스/래치부와 동적램에 번지 선택 제어 신호를 인가하여 피포에 기록된 데이터를 동적램의 지정 번지에 쓰고, 제어 신호에 의하여 상기 번지먹스/래치부와 동적램에 번지 선택 제어 신호를 인가하여 동적램의 데이터가 버퍼에 모두 기록되면 프로세서에 준비 신호를 인가하여 프로세서가 버퍼로부터 데이터를 읽게하는 동적램 제어기로 구성되는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for controlling a processor, the method comprising: controlling a control signal applied from a processor to be transmitted to each functional unit in synchronization with a self clock signal, And a control signal generator for generating a control signal for controlling the dynamic random access memory based on the control signal, wherein the dynamic random access memory comprises: The controller controls the controller to operate the controller / buffer unit as a controller or as a buffer. When the controller operates as a controller / buffer controller and a controller / controller unit that applies the control signal to the dynamic RAM controller when the controller is empty, When the capsule is empty, it outputs a capsule signal. When it operates as a buffer A control unit for receiving a control signal and outputting a control signal to the processor, and for outputting the control signal to the processor, when the control unit receives the control signal, The data of the dynamic RAM is written to the buffer by applying the address selection control signal to the address of the dynamic RAM by applying the address selection control signal to the address of the dynamic RAM and applying the address selection control signal to the address / And a dynamic RAM controller for applying a ready signal to the processor to cause the processor to read data from the buffer.
이하 첨부된 도면을 참조하여 본 발명에 의한 동적램 제어기의 상세한 설명을 한다.Hereinafter, a dynamic RAM controller according to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 동적램 제어회로와 프로세서 및 동적램과의 접속 상태를 도시한 도면이다.FIG. 2 is a diagram showing a connection state between the dynamic RAM control circuit, the processor and the dynamic RAM according to the present invention.
상기의 제2도를 참조하여 본 발명을 설명하면, 프로세서(Processor)의 처리 데이터(Data)를 동적램(DRAM)에 쓰고(Write) 또한 동적램에 기록된 데이터를 읽어(Read) 프로세서에 인가하는 동적램 제어회로에 있어서, 프로세서(21)로부터 인가된 제어 신호를 자체 클럭 신호로서 동적램(22)의 동작 클럭(Clock) 신호와 주기가 같은 자체 클럭 신호에 동기(Synchronize)하여, 각 기능부에 전송하며, 각 기능부가 자체 클럭에 동기 되어 동작하도록 제어하고, 각 기능부로부터 프로세서(21)에 인가되는 신호는 프로세서(21)의 빠른 클럭 신호에 동기하여 인가되도록 하는 프로세서 인터페이스부(36)와, 프로세서(21)로부터 인가 받은 데이터가 동적램(22)에 저장될 해당 번지(Address) 신호를 래치(Latch)에 저장하고, 후술하는 동적램 제어기(35)로부터 인가되는 제어 신호에 의하여 동적램(22)에 열번지(Row Address) 및 행번지(Column Address) 신호를 번갈아 출력하게 하는 번지먹스/래치부(32)와, 상기 프로세서 인터페이스부(36)를 통하여 인가 받은 제어 신호에 의하여 후술하는 데이터 피포/버퍼부(33)를 피포(FIFO : First In First Out)로서 또는 버퍼(Buffer)로서 동작하도록 제어하고, 피포가 비어 있을 경우 후술하는 동적램 제어기(35)에 해당 제어 신호인 피포 엠피티(Empty) 신호를 인가하는 피포/버퍼 제어부(34)와, 상기 피포/버퍼 제어부(34)의 제어 신호에 의하여 피포로 동작할 때는 프로세서(21)의 출력 데이터를 기록하며 피포가 비어 있을 경우는 피포 엠피티 신호를 상기 피포/버퍼 제어부(34)에 인가하고, 버퍼로 동작 할 때는 동적램(22)의 출력 데이터를 기록하는 버퍼로 동작하는 데이터 피포/버퍼부(33)와, 상기 피포/버퍼 제어부(34)로부터 피포 엠피티 신호를 인가 받으면 프로세서(21)에 제어 신호를 인가하여 데이터를 피포에 출력하게 하고, 상기 프로세서 인터페이스부(36)를 통하여 인가 받은 상기 프로세서(21)의 제어 신호를 분석하여 상기 번지 먹스/래치부(32)와 동적램(22)에 번지 선택 제어 신호를 인가하여, 피포에 기록된 데이터를 동적램(22)의 지정 번지에 쓰고, 상기 분석된 프로세서(21)의 제어 신호에 의하여 상기 번지 먹스/래치부(32)와 동적램(22)에 번지 선택 제어 신호를 인가하여 동적램(22)의 지정 번지에 쓰여진 데이터가 버퍼에 모두 기록되면 프로세서(21)에 준비(Ready) 신호를 인가하여, 프로세서(21)가 버퍼로부터 데이터를 읽어들이게 하는 동적램 제어기(35)로 구성된다.The present invention will now be described with reference to FIG. 2, wherein the process data of a processor is written to a dynamic random access memory and the data written to the dynamic random access memory is read, The dynamic RAM control circuit synchronizes the control signal applied from the processor 21 with its own clock signal having the same cycle as the operation clock signal of the dynamic RAM 22 as its own clock signal, A processor interface unit 36 for controlling each function unit to operate in synchronization with its own clock and for applying a signal applied from the function unit to the processor 21 in synchronization with the fast clock signal of the processor 21 And an address signal to which the data received from the processor 21 is to be stored in the dynamic RAM 22 is stored in a latch and is controlled by a control signal applied from a dynamic RAM controller 35 Dynamic RAM (Not shown) by a control signal applied through the processor interface unit 36, and a control unit 32 for controlling the output of the control signal And controls the data fuzz / buffer unit 33 to operate as a FIFO (First In First Out) or a buffer. When the fuzz is empty, the dynamic RAM controller 35, which will be described later, Buffer control unit 34 for outputting the output data of the processor 21 when it is operated as a shunt by the control signal of the shunt / buffer control unit 34, and when the shunt is empty A data fuze / buffer unit 33 that operates as a buffer for applying a fuze signal to the shovel / buffer control unit 34 and for recording output data of the dynamic RAM 22 when the shoelayer is operated as a buffer, / Buffer controller 34 to the < RTI ID = 0.0 > The controller 21 analyzes the control signal of the processor 21 received through the processor interface unit 36 and outputs the control signal to the address mux / The controller 21 applies the address selection control signal to the dynamic RAM 22 and the dynamic RAM 22 to write the data recorded in the electric shunt to the designated address of the dynamic RAM 22, / Latch unit 32 and the dynamic RAM 22 and the data written in the designated address of the dynamic RAM 22 is written in the buffer, a ready signal is applied to the processor 21 And a dynamic RAM controller 35 for causing the processor 21 to read data from the buffer.
이하 상기와 같은 구성에 의한 동적램 제어기의 상세한 동작을 설명 한다.Hereinafter, the detailed operation of the dynamic RAM controller will be described.
프로세서(21)가 처리한 데이터를 동적램(22)에 보관하는 쓰기(Write) 동작은, 제어 버스를 통하여 쓰기 제어 신호가 프로세서 인터페이스(36)에 인가된다.A write operation for storing data processed by the processor 21 in the dynamic RAM 22 is applied to the processor interface 36 via the control bus.
상기 프로세서 인터페이스부(36)는 동적램(22)의 클럭 신호와 같은 주기의 자체 클럭으로 피포/버포 제어부(34)에 쓰기 제어 신호를 인가한다.The processor interface unit 36 applies a write control signal to the charge / discharge control unit 34 with its own clock having the same cycle as the clock signal of the dynamic RAM 22.
상기 데이터 피포/버퍼부(33)는 일 실시예로서, IDT사의 74FCT162701 제품을 2개 사용하여, 인가되는 제어 신호에 의하여 하나는 FIFO로서 동작되게 하고, 다른 하나는 Buffer로서 동작하게 한다.As one embodiment, the data fuze / buffer unit 33 uses two 74FCT162701 products manufactured by IDT, and operates one FIFO by the applied control signal and the other operates as a buffer.
이때, 피포로 동작하는 상기 데이터 피포/버퍼부(33)는 피포가 데이터를 저장하지 않고 있는 엠피티(Empty) 상태일 경우, 피포 엠피티 신호를 상기 피포/버퍼 제어부(34)에 인가하고, 상기 피포/버퍼 제어부(34)는 피포 엠피티 신호를 상기 동적램 제어기(35)에 인가하며, 상기 동적램 제어기(35)는, 일 실시예로서 ALTERA사의 EPM7128QC100-7 CPLD칩은 쓰기 기능(Write Enable) 신호를 상기 프로세서 인터페이스부(36)를 통하여 프로세서(21)에 인가한다.At this time, the data fuzz / buffer unit 33 operating as a fuzzifier applies a fidelity signal to the fidelity / buffer control unit 34 when the fidelity is in an empty state in which data is not stored, The EPROM7128QC100-7 CPLD chip of the ALTERA company, as an embodiment, has a writing function (Write) function, Enable signal to the processor 21 via the processor interface unit 36. [
상기 프로세서(21)는 동적램(22)에 데이터가 쓰여질 번지(Address) 신호와 동적램(22)에 쓰여질 데이터 및 데이터가 전송된다는 버스트(Burst) 제어 신호를 출력한다.The processor 21 outputs an address signal for writing data to the dynamic RAM 22 and a burst control signal for transmitting data and data to be written to the dynamic RAM 22.
상기 번지 신호는 상기 번지먹스/래치부(32)에 인가된다.The address signal is applied to the address mux / latch unit 32.
이때, 프로세서(21)는 그 동작 속도가 동적램 제어회로(31) 및 동적램(22)의 동작 속도보다 빠르므로, 프로세서의 효율을 높이기 위하여 다른 작업을 진행하게 되고, 상기 동적램(22)에 데이터가 쓰여질 번지 신호를 지속적으로 출력할 수 없게 된다. 따라서, 상기 번지 먹스/래치부(32)는 상기 번지 신호를 래치(Latch)하여 보관하여야 한다.At this time, since the operation speed of the processor 21 is faster than the operation speed of the dynamic RAM control circuit 31 and the dynamic RAM 22, another operation is performed to increase the efficiency of the processor, The address signal to which data is to be written can not be continuously output. Therefore, the address mux / latch unit 32 latches and stores the address signal.
또한 프로세서에 의한 버스트 신호는 프로세서 인터페이스부(36)를 통하여 상기 동적램 제어기(35)에 인가되고, 상기 동적램 제어기(35)는 상기 번지 먹스/래치부(32) 및 동적램(22)에 열번지 신호 출력 신호인 RAS(Row Address Strobe) 신호 및 행번지 신호 출력 신호인 CAS(Column Address Stobe) 신호를 출력한다.The burst signal generated by the processor is applied to the dynamic RAM controller 35 via the processor interface unit 36 and the dynamic RAM controller 35 is connected to the address bus 32 and the dynamic RAM 22 And outputs a row address strobe (RAS) signal as a column address signal output signal and a column address strobe (CAS) signal as a row address signal output signal.
따라서, 상기 번지 먹스/래치부(32)에 보관되어 있던 번지 신호 중 열번지 신호는 RAS에 의하여 동적램(22)에 출력되고, 상기 동적램(22)은 상기 동적램 제어기(35)로부터 인가 받은 RAS 신호에 의하여 상기 인가된 번지 신호가 열번지 신호임을 인지하게 된다. 또한, 동일하게 CAS 신호에 의하여 행번지 신호가 인가되고 인지하게 됨으로서 상기 동적램(22)은 데이터를 받아들일 준비 상태가 된다.Accordingly, the column address signal of the address signal stored in the address bus / latch unit 32 is outputted to the dynamic RAM 22 by the RAS, and the dynamic RAM 22 is supplied from the dynamic RAM controller 35 And recognizes that the applied address signal is the column address signal by the received RAS signal. Also, the row address signal is similarly applied and recognized by the CAS signal, so that the dynamic RAM 22 becomes ready to receive data.
상기와 같은 번지 먹스/래치부(32)는 열번지 신호와 행번지 신호를 차례로 출력하는 먹싱(Muxing) 기능이 있으며, 일 실시예로서, IDT사의 74FCT16260 제품을 사용하여 구현할 수 있다.The address mux / latch unit 32 has a muxing function for sequentially outputting a column address signal and a row address signal. In one embodiment, the address mux / latch unit 32 can be implemented using a product 74FCT16260 manufactured by IDT.
이와 동시에 프로세서로부터 출력된 데이터는 상기 데이터 피포/버퍼부(33)의 피포(FIFO)에 인가되고, 역시, 상기 데이터 피포/버퍼부(33)에 잠시 보관되어 있다가, 상기 동적램(22)이 데이터를 받아들일 준비 상태가 되면, 상기 동적램(22)의 해당 번지에 데이터를 쓰게 된다.At the same time, the data output from the processor is applied to the FIFO of the data fidelity / buffer unit 33, is temporarily stored in the data fidelity / buffer unit 33, When it is ready to receive the data, the data is written to the corresponding address of the dynamic RAM 22.
이때, 상기 프로세서는, 일 실시예로서, 동시에 16바이트(Byte)의 데이터 신호를 출력하게 됨으로, 상기 데이터 피포/버퍼부는 상기 16Byte의 데이터 신호를 저장할 수 있는 용량이어야 한다.At this time, since the processor outputs 16-byte data signals at the same time, the data packet / buffer unit must be capable of storing the 16-byte data signal.
이하, 동적램(22)에 쓰여진 데이터를 상기 프로세서(21)가 읽는(Read) 동작과정을 설명한다.Hereinafter, a process of reading data written in the dynamic RAM 22 by the processor 21 will be described.
상기의 Write 동작 과정과 동일하게, 프로세서(21)는 동적램(22)으로부터 읽어(Read)낼 데이터가 쓰여진 번지 신호와 데이터를 READ한다는 제어 신호를 출력한다.The processor 21 outputs an address signal in which data to be read from the dynamic RAM 22 is written and a control signal to read the data in the same manner as the above write operation.
따라서, 상기 피포/버퍼 제어부(34)의 제어 신호에 의하여 상기 데이터 피포/버퍼부(33)는 버퍼(Buffer)로 동작하고, 상기 번지 먹스/래치부(32)는 인가된 번지 신호를 상기 동적램 제어기(35)의 RAS 및 CAS 제어 신호에 의하여 동적램(22)에 인가되어, 상기 동적램(22)은 해당 번지의 데이터를 출력할 수 있는 상태가 된다.Therefore, the data fuze / buffer unit 33 operates as a buffer by the control signal of the fuze / buffer control unit 34, and the address mux / latch unit 32 converts the applied address signal into the dynamic Is applied to the dynamic RAM 22 by the RAS and CAS control signals of the RAM controller 35 so that the dynamic RAM 22 can output data of the address.
그러므로, 버퍼로 동작하는 상기 데이터 피포/버퍼부(33)는 상기 동적램(22)의 해당 번지로부터 데이터를 읽어(Read) 버퍼에 잠시 저장하고, 다 저장되었으면, READ ENABLE 신호를 상기 피포/버퍼 제어부(34)를 통하여 동적램 제어기(35)에 인가하고, 상기 동적램 제어기(35)는 상기 프로세서 인터페이스부(36)를 통하여 프로세서(21)에 READ ENABLE 신호를 인가한다.Therefore, the data fuze / buffer unit 33, which functions as a buffer, reads data from a corresponding address of the dynamic RAM 22 and temporarily stores the read data in the buffer. When the data is stored, a READ ENABLE signal is stored in the fuzzy / And the dynamic RAM controller 35 applies the READ ENABLE signal to the processor 21 via the processor interface unit 36. The dynamic RAM controller 35 controls the dynamic RAM controller 35 in response to the READ ENABLE signal.
따라서, 상기 프로세서는 빠른 속도로 상기 데이터 피포/버퍼부(33)의 버퍼에 기록된 데이터를 읽을 수 있게 된다.Accordingly, the processor can read data written in the buffer of the data hopper / buffer unit 33 at a high speed.
상기와 같은 본 발명은 라이트 스루(Write Through) 방식으로서, 동적램 제어회로의 구현이 용이한 것이고, 캐시(Cash) 메모리와 캐시 제어기를 사용하는 라이트 백(Write Back) 방식의 경우, 캐시 제어기에 포함된 정적 램(STATIC RAM : SRAM)에 일단 데이터를 저장하고, 필요한 경우에만 동적램에 저장하므로 프로세서의 대기 시간이 단축되는 효과가 있으나 캐시 제어기 회로의 구현이 매우 복잡한 문제가 있다.The present invention as described above is a write-through method, and it is easy to implement a dynamic RAM control circuit. In the write back method using a cache memory and a cache controller, The latency of the processor is reduced because the data is temporarily stored in the static RAM (SRAM) and stored in the dynamic RAM only when necessary. However, the implementation of the cache controller circuit is complicated.
상기와 같은 본 발명의 기술은 가격이 싼 동적램(DRAM)을 가격이 비싼 정적램(SRAM) 대신에 사용할 수 있을 뿐 아니라, 프로세서의 빠른 동작에 지장을 주지않고 동작이 늦은 동적램에 데이터를 쓰거나 읽을 수 있게 된다.The technology of the present invention as described above can not only use a less expensive dynamic random access memory (DRAM) in place of a more expensive static random access memory (SRAM), but also use a dynamic random access memory (DRAM) It can be written or read.
상기와 같은 본 발명의 기술은 프로세서의 처리 속도 보다, 그 동작 속도가 늦은 동적램을 선입선출 방식으로 데이터를 처리하는 FIFO와, 데이터를 잠시 저장하는 Buffer를 사용하여 프로세서와 동적램 사이의 클럭 시간 차이를 극복하는 것이다.The above-described technology of the present invention can be applied to a FIFO for processing data in a first-in first-out manner and a buffer for temporarily storing data, and a clock time It is to overcome the difference.
따라서, 프로세서와 비슷한 클럭으로 동작하지만, 가격이 상대적으로 비싼 정적램(SRAM)을 특히 램이 많이 필요한 시스템(System)에 대량 사용하기 어려웠었던 문제점을 해결한 것으로서, 가격이 싼 동적램(DRAM)을 대량으로 사용할 수 있게 하는 효과가 있다.Accordingly, the present invention solves the problem that it is difficult to use a static RAM (SRAM), which operates at a clock rate similar to that of a processor, but is relatively expensive, especially in a system requiring a large amount of RAM, Can be used in a large amount.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050656A KR100219188B1 (en) | 1996-10-31 | 1996-10-31 | Dram control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050656A KR100219188B1 (en) | 1996-10-31 | 1996-10-31 | Dram control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980031121A KR19980031121A (en) | 1998-07-25 |
| KR100219188B1 true KR100219188B1 (en) | 1999-09-01 |
Family
ID=19480071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960050656A KR100219188B1 (en) | 1996-10-31 | 1996-10-31 | Dram control circuit |
Country Status (1)
| Country | Link |
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Citations (1)
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|---|---|---|---|---|
| KR920003179A (en) * | 1990-07-20 | 1992-02-29 | 삼성전자 주식회사 | Asynchronous interface circuit |
-
1996
- 1996-10-31 KR KR1019960050656A patent/KR100219188B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003179A (en) * | 1990-07-20 | 1992-02-29 | 삼성전자 주식회사 | Asynchronous interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980031121A (en) | 1998-07-25 |
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