KR100219068B1 - Row decoder of memory device - Google Patents
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Abstract
본 발명은 어느한 셀을 선택하기 위해 그 셀에 연결된 워드라인에 풀-하이의 공급전압(Vcc) 레벨을 공급하되, 선택된 셀이 이퀄라이즈 또는 라이트 리커버리 동작을 할 때에는 워드라인에 공급되는 전압레벨을 풀-하이 보다 소정 값만큼 떨어진 값으로 공급하게끔 구성하여, 걸국 이퀄라이즈 또는 리커버리 동작시 풀-하이 전압레벨보다 낮은 전압레벨을 SRAM 셀의 엑세스 트랜지스터의 게이트에 공급하여 셀 노드에 래치된 데이타가 디스토션되는 것을 방지하는 것이다.The present invention supplies a full-high supply voltage (Vcc) level to a word line connected to a cell in order to select a cell, but the voltage level supplied to the word line when the selected cell performs an equalization or write recovery operation. Is supplied to a value that is separated from the full-high by a predetermined value, and a voltage level lower than the full-high voltage level is supplied to the gate of the access transistor of the SRAM cell during a station equalization or recovery operation so that data latched to the cell node is stored. This is to prevent distortion.
Description
제 1 도는 통상적인 SRAW의 부분 코어 회로도.1 is a partial core circuit diagram of a typical SRAW.
제 2 도는 종래의 로우디코더.2 is a conventional low decoder.
제 3 도는 종래 로우디코더의 천이 시뮬레이션 파형도.3 is a transition simulation waveform diagram of a conventional low decoder.
제 4 도는 종래 로우디코더에 의한 셀 전류 시뮬레이션 파형도.4 is a cell current simulation waveform diagram by a conventional low decoder.
제 5 도는 본 발명의 일실시예에 따른 로우디코더.5 is a low decoder according to an embodiment of the present invention.
제 6 도는 본 발명의 일실시예에 따른 로우디코더를 사용하였을 시의 공급전원전압(Vcc) 대 워드라인의 전압 대비 파형도.6 is a waveform diagram of a supply power supply voltage (Vcc) versus a voltage of a word line when a low decoder according to an embodiment of the present invention is used.
제 7 도는 본 발명의 일실시예에 따른 로우디코더의 천이 시뮬레이션 파형도.7 is a transition simulation waveform diagram of a low decoder according to an embodiment of the present invention.
제 8 도는 본 발명의 일실시예에 따른 로우디코더에 의한 셀 전류 시뮬레이션 파형도이다.8 is a waveform diagram of a cell current simulation by a low decoder according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
51 : 섹션 디코더 53 : 제어로직부51: section decoder 53: control logic
52 : 글로벌 디코더 54 : 워드라인전압레벨변환부52: global decoder 54: word line voltage level converter
본 발명은 반도체메모리장치의 로우디코더에 관한 것으로, 셀 어레이(cellarray)에서 어느한 셀을 선택하기 위하여 워드라인을 제어하는 로우디코더(Row Decoder)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low decoder in a semiconductor memory device, and more particularly, to a low decoder for controlling a word line to select a cell in a cell array.
일반적으로, DRAM(Dynamic Random Access Memory) , SRAM(Static Random Access Memory), ROM(Read Only Memory) 등의 메모리장치는 읽기 및 쓰기 동작을 하기 위해서 데이터가 저장되어 있는 또는 데이터를 저장할 셀을 먼저 선택하여야 하는데, 이를 위해 각각의 셀은 로우디코더에 의해 구동되는 워드라인과, 컬럼디코더(ColumnDecoder)에 의해 구동되는 비트라인을 구비하고 있다.In general, a memory device such as a dynamic random access memory (DRAM), a static random access memory (SRAM), a read only memory (ROM), or the like, first selects a cell in which data is stored or to store data for read and write operations. To this end, each cell has a word line driven by a row decoder and a bit line driven by a column decoder.
제1도는 통상적인 SRAM의 부분 코어 회로도로서, 도면에 도시된 바와 같이SRAM 셀(11)의 엑세스 트랜지스터(MN1,MN2)의 게이트에는 워드라인(W)이 연결되어 있으며, 엑세스 트랜지스터(MN1,MN2)의 드레인에는 비트라인쌍(Bit,/Bit)이 연결되어있다. 그리고, 안정적인 읽기 및 쓰기 등작을 위해 비트라인을 프리차지시키기 위한 트랜지스터(MP1,MP2)를 구비하고, 비트라인쌍(Bit,/Bit)의 이퀄라이즈를 위한트랜지스터(MP3)를 구비한다. 상기 트랜지스터(MP1, MP2, MP3)는 각각 제어신호 EQ에 게이트 제어받는다.FIG. 1 is a partial core circuit diagram of a conventional SRAM. As shown in the drawing, a word line W is connected to gates of the access transistors MN1 and MN2 of the SRAM cell 11, and the access transistors MN1 and MN2. The bit line pair (Bit, / Bit) is connected to the drain. The transistors include transistors MP1 and MP2 for precharging bit lines for stable read and write operations, and transistors MP3 for equalizing bit line pairs Bit and Bit. The transistors MP1, MP2, and MP3 are gated to the control signal EQ, respectively.
제2도는 종래의 로우디코더로서, 섹션 디코더(Section Decoder,21)와 글로벌디코더(Global Decoder,22)의 출력신호에 제어받는 CMOS 인버터(23) 형의 간단한 로직으로 이루어진다.FIG. 2 is a conventional low decoder, which consists of simple logic of the CMOS inverter 23 type controlled by the output signals of the section decoder 21 and the global decoder 22.
즉, 글로벌 디코더(22)의 출력신호가 논리레벨 '로우(Low)'로 인에이블되었을 때, 섹션 디코더(21)의 출력신호가 '하이(High)'인 워드라인이 선택되도륵 구성되어 있다.That is, when the output signal of the global decoder 22 is enabled at the logic level 'Low', the word line whose output signal of the section decoder 21 is 'High' is selected. .
참고적으로, 상기 제2도와 같은 구성을 갖는 로우디코더는 전체 메모리 셀을 소정의 수 만큼씩 묶어 블록화하여 블록별로 동작시키는 메모리 장치에 사용되고 있다.For reference, a low decoder having the configuration as shown in FIG. 2 is used in a memory device that blocks a whole number of memory cells by a predetermined number and blocks each block.
그러나, 상기와 같은 종래의 로우디코더는 풀(full)-하이 전압레벨인 Vcc에서메모리 셀 동작에 문제를 일으키게 될 가능성이 있다. 즉, 선택된 워드라인은 풀-하이전압레벨인 Vcc를 가지고 있어, SRAM 셀의 엑세스 트랜지스터를 풀-하이 전압레벨로 구동하기 때문에, 쓰기 리커버리(Recovery) 동작 또는 이퀄라이즈 동작시 비트라인(Bit,/Bit)은 프리차지 및 이퀄라이즈 되면서 엑세스 트랜지스터가 온되어 있을 때 셀 노드에 영향을 주어 래치된 셀 데이터가 디스토션(Distortion)되는 문제점이 있다.However, such a conventional low decoder is likely to cause a problem in memory cell operation at Vcc, which is a full-high voltage level. That is, since the selected word line has Vcc, which is a full high voltage level, and drives the access transistor of the SRAM cell at the full high voltage level, the bit line Bit // during the write recovery operation or equalization operation is performed. Bit) affects a cell node when the access transistor is turned on while being precharged and equalized, causing the latched cell data to be distorted.
제3도는 종래 로우디코더의 천이 시뮬레이션 파형도로서, 셀 노드의 전압이 0.31V임을 보여주고, 제4도는 종래 로우디코더에 의한 셀 전류 시뮬레이션 파형도로서, 셀 전류가 62㎂임을 알 수 있다. 추후에 설명되는 본 발명의 일실시예에서 이에 대한 보충 설명이 있을 것이다.3 is a transition simulation waveform diagram of the conventional low decoder, showing that the voltage of the cell node is 0.31V, and FIG. 4 is a cell current simulation waveform diagram of the conventional low decoder, and the cell current is 62 mA. There will be supplementary explanations for this in one embodiment of the invention which will be described later.
본 발명은 쓰기 리커버리(Recovery) 동작 및 이퀄라이즈 동작시 셀 노드에 저장된 데이터의 디스토션을 방지하는 반도체 메모리 장치의 로우디코더를 제공함을 그 목적으로 한다.It is an object of the present invention to provide a low decoder of a semiconductor memory device which prevents distortion of data stored in a cell node during a write recovery operation and an equalization operation.
상기 목적을 달성하기 위한 본 발명의 로우디코더는, 섹션디코더 및 글로벌디코더의 출력신호에 제어받아 워드라인을 구동하는 반도체메모리장치의 로우디코디에 있어서, 공급전원단과 워드라인 간에 접속되고 상기 섹션디코더의 출력을 게이트 신호로 인가받는 풀업트랜지스터; 상기 워드라인과 접지전원단 간에 접속되고 상기 섹션디코더의 출력을 게이트 신호로 인가받는 풀다운트랜지스터; 라이트리커버리 신호와 비트라인 이퀄라이즈신호에 응답하여 상기 워드라인에 접속된 셀이 라이트리커버리동작하거나 상기 셀의 비트라인이 이퀄라이즈 동작할 때에 액티브되는 제어신호를 출력하는 제어수단; 및 상기 섹션디코더의 출력신호와 상기 제어신호에 응답하여 상기워드라인과 상기 글로벌디코더의 출력단 사이에 전류패스를 구성하는 다수의 트랜지스터를 구비하고, 상기 워드라인이 상기 풀업트랜지스터에 의해 공급전원을 가지며 상기워드라인에 접속된 셀이 라이트리커버리될 때 또는 상기 셀의 비트라인이 이퀄라이즈될 때 인에이블되어, 상기 워드라인을 공급전원에서 상기 다수의 트랜지스터의 문턱전압 만큼 다운시키는 워드라인레벨변환수단을 포함하여 이루어지는 것을 특징으로 한다.A low decoder of the present invention for achieving the above object is a low decoder of a semiconductor memory device which drives a word line under the control of an output signal of a section decoder and a global decoder, and is connected between a power supply terminal and a word line and is connected to the section decoder. A pull-up transistor receiving the output of the gate signal; A pull-down transistor connected between the word line and a ground power supply terminal and receiving an output of the section decoder as a gate signal; Control means for outputting a control signal that is activated when a cell connected to the word line is in a write recovery operation or when a bit line of the cell is equalized in response to a write recovery signal and a bit line equalization signal; And a plurality of transistors configured to form a current path between the word line and the output terminal of the global decoder in response to the output signal of the section decoder and the control signal, wherein the word line has a power supply by the pull-up transistor. Word line level converting means which is enabled when a cell connected to the word line is write recovered or when the bit line of the cell is equalized to bring the word line down by a threshold voltage of the plurality of transistors from a power supply; It is characterized by comprising.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
제5도는 본 발명의 일실시예에 따른 로우디코더로서, 제5도를 참조하면, 섹션디코더(51)의 출력(a)에 제어받아 워드라인(W)을 풀업 또는 풀다운 구동하여 셀을 선택 또는 비선택하도록 하는 풀업트랜지스터(MP5) 및 풀다운트랜지스터(MN6)를 구비하고, 라이트리커버리 신호(WR)와 비트라인 이퀄라이즈신호(EQ)에 웅답하여 워드라인(W)에 접속된 셀이 라이트리커버리 동작하거나 상기 셀의 비트라인이 이퀄라이즈 동작 할 때에 액티브되는 제어신호(C)를 출력하는 제어로직부(53)를 구비하며, 섹션디코더(51)의 출력신호와 상기 제어신호(C)에 응답하여 워드라인(W)과 상기 글로벌디코더(52)의 출력단 사이에 전류패스를 구성하는 다수의 트랜지스터를 구비하고, 워드라인이 상기 풀업트랜지스터에 의해 공급전원을 가지며 상기 워드라인에 접속된 셀이 라이트리커버리될 때 또는 상기 셀의 비트라인이 이퀄라이즈 될 때 인에이블되어, 워드라인을 공급전원에서 상기 다수의 트랜지스터의 문턱전압 만큼 다운시키는 워드라인전압 레벨변환부(53)를 구비한다.5 is a low decoder according to an embodiment of the present invention. Referring to FIG. 5, a cell is selected by a pull-up or pull-down driving of a word line W under the control of an output a of the section decoder 51. A cell having a pull-up transistor (MP5) and a pull-down transistor (MN6) for non-selection, and connected to the word line (W) in response to the write recovery signal (WR) and the bit line equalization signal (EQ), is a light recovery operation. Or a control logic unit 53 for outputting a control signal C that is activated when the bit line of the cell is equalized, and in response to the output signal of the section decoder 51 and the control signal C. A plurality of transistors constituting a current path between a word line (W) and an output terminal of the global decoder (52), the word line having a power supply by the pull-up transistor, and a cell connected to the word line is a light leaker A word line voltage level converting unit 53 is enabled when discarded or when the bit line of the cell is equalized, thereby lowering the word line by the threshold voltage of the plurality of transistors from a power supply.
구체적으로, 풀업트랜지스터(MP5)는 PMOS트랜지스터로서 공급전원단과 워드라인(W) 간에 접속되고 섹션디코더(51)의 출력(a)을 게이트 신호로 인가받는 PMOS트랜지스터로 실시 구성되어 있고, 풀다운트랜지스터(MP6)는 워드라인(W)과 접지전원단 사이에 접속되고 섹션디코더(51)의 출력(a)을 게이트 신호로 인가받는 NMOS트랜지스터로 실시 구성되어 있다.Specifically, the pull-up transistor MP5 is configured as a PMOS transistor as a PMOS transistor connected between the power supply terminal and the word line W, and receiving the output a of the section decoder 51 as a gate signal. The MP6 is implemented by an NMOS transistor connected between the word line W and the ground power supply terminal and receiving the output a of the section decoder 51 as a gate signal.
제어로직부(54)는 라이트리커버리 동작과 비트라인 이퀄라이즈 동작을 제어하는 신호인 라이트리커버리 신호(WR)와 비트라인 이퀄라이즈신호(EQ)에 응답하어 구동하기 때문에, 이 두 신호에 웅답하여 라이트리커버리될 때 또는 셀의 비트라인이 이퀄라이즈 될 때 액티브되는 신호를 만드는 논리회로로써 구성된다. 그 실시예는 당업자라면 다양하게 구현 가능할 것이다.The control logic unit 54 drives in response to the light recovery signal WR and the bit line equalization signal EQ, which are signals for controlling the light recovery operation and the bit line equalization operation. It consists of a logic circuit that makes the signal active when it is recovered or when the bit line of the cell is equalized. The embodiment may be variously implemented by those skilled in the art.
워드라인전압레벨변환부(54)는 워드라인(W)과 글로벌디코더(52)의 출력단 사이에에 전류패스가 구성되도록 다수의 NMOS 트랜지스터(MN7, MN8, MN9)가 직렬로 연결되어있으며, 상기 NMOS 트랜지스터 MN7, MN8은 인버터(I2)에 의해 섹션디코더(51)의 반전된 출력신호를 각각 게이트로 인가받아 스위칭 동작하며, NMOS 트랜지스터 MN9는 제어로직부(53)의 출력신호(c)를 게이트로 인가받아 스위칭 동작한다.In the word line voltage level converter 54, a plurality of NMOS transistors MN7, MN8, and MN9 are connected in series so that a current path is formed between the word line W and the output terminal of the global decoder 52. The NMOS transistors MN7 and MN8 receive the inverted output signal of the section decoder 51 by the inverter I2 to the gate, respectively, and operate the switching. The NMOS transistor MN9 gates the output signal c of the control logic unit 53. It is applied to switch and operates.
상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 로우디코더는 어느한 셀을 선택하기 위해 그 셀에 연결된 워드라인에 풀-하이의 공급전압(Vcc) 레벨을 공급하되, 선택된 셀의 비트라인이 이퀄라이즈 동작을 하거나, 선택된 셀이 라이트리커버리동작을 할 때에는 워드라인에 공급되는 전압레벨을 풀-하이 공급전압보다 상기 NMOS트랜지스터(MN7, MN8, MN9)들의 문턱전압값 만큼 떨어진 값으로 공급한다. 결국 이퀄라이즈 또는 라이트리커버리 동작시 풀-하이 공급전압레벨보다 낮은 전압레벨을 SRAM셀의 엑세스 트랜지스터의 게이트에 공급하여 셀 노드에 래치된 데이터가 디스토션되는 방지한다.A low decoder according to an embodiment of the present invention having the above configuration supplies a full-high supply voltage (Vcc) level to a word line connected to a cell in order to select a cell, but the bit line of the selected cell When the equalization operation or the selected cell performs the write recovery operation, the voltage level supplied to the word line is supplied at a value lower than the full-high supply voltage by the threshold voltages of the NMOS transistors MN7, MN8, and MN9. . As a result, during an equalization or write recovery operation, a voltage level lower than the full-high supply voltage level is supplied to the gate of the access transistor of the SRAM cell, thereby preventing the latched data of the cell node from being distorted.
상기와 같은 구성을 갖는 로우디코더의 세부 동작을 상기 제5도 및 첨부된 제6도 내지 제8도를 통해 살펴본다.A detailed operation of the low decoder having the above configuration will be described with reference to FIGS. 5 and 6 to 8.
제6도는 본 발명의 일실시예에 따른 로우디코더를 사용하였을시, 공급전원전압(Vcc) 대 워드라인의 전압 대비 파형도이다.FIG. 6 is a waveform diagram of a voltage of a power supply voltage Vcc vs. a word line when a low decoder according to an embodiment of the present invention is used.
도면에 도시된 바와 같이, 칩(Chip)의 공급전원전압(Vcc)을 3V로 사용할 때,섹션디코더(51)의 출력(a)과 글로벌디코더(52)의 출력(b) 및 제어로직부(53)의 출력(c)이 모두 '로우(0V)'인 경우에는 워드라인에는 3V가 인가되지만, 섹션디코더(51)의출력(a)이 '로우(0V)'이고, 제어로직부(53)의 출력(c)이 '하이(5V)인 경우에는 워드라인(W)과 글로벌디코더(52)의 출력단(b) 사이에 형성된 모스트랜지스터(MN7,MN8,MN9)들이 모두 온되어 전류패스를 형성함으로 워드라인 전압은 2.1V 정도로 떨어져 인가된다.As shown in the figure, when the supply power supply voltage Vcc of the chip is used as 3 V, the output a of the section decoder 51 and the output b of the global decoder 52 and the control logic unit ( In the case where the outputs c of the 53 are all low (0 V), 3 V is applied to the word line, but the output a of the section decoder 51 is the low (0 V), and the control logic portion 53 If the output (c) of the circuit is high (5V), all the transistors MN7, MN8, and MN9 formed between the word line (W) and the output terminal (b) of the global decoder 52 are turned on to provide a current path. By forming, the word line voltage is applied at about 2.1V apart.
즉, 섹션디코더(51)의 출력(a)이 '로우(0V)'이고 제어로직부(53)의 출력(c)이'하이(5V)'라는 것은 셀이 선택되어 워드라인이 열리되, 이퀄라이즈 또는 쓰기 리커버리 동작될 때를 일컫는 것으로, 이때, 워드라인에는 풀-하이 전압레벨(Vcc=3V)보다 떨어진 2.1V가 인가됨을 알 수 있다.That is, when the output (a) of the section decoder 51 is 'low (0V)' and the output (c) of the control logic unit 53 is 'high (5V)', the cell is selected and the word line is opened. When equalization or write recovery is performed, it can be seen that 2.1V, which is lower than the full-high voltage level (Vcc = 3V), is applied to the word line.
제7도는 본 발명의 일실시예에 따른 로우디코더의 천이 시뮬레이션 파형도로서, 실제로 워드라인이 턴-온(하이)될 때 쓰기 리커버리 및 이퀄라이즈가 인에이블되었을 경우, 워드라인(W)이 2.2V로 떨어지는 것을 보여준다. 그리고 셀 노드의 전압도0.17V로 안정적이다. 종래의 파형도인 제3도와 쉽게 비교될 것이다.7 is a transition simulation waveform diagram of a low decoder according to an embodiment of the present invention. When the write recovery and equalization are enabled when the word line is actually turned on (high), the word line W is 2.2. Shows falling to V The cell node voltage is also stable at 0.17V. It will be easily compared to FIG. 3, which is a conventional waveform diagram.
제8도는 본 발명의 일실시예에 따른 로우디코더에 의한 셀 전류 시뮬레이션 파형도로서, 제4도의 종래기술보다 25㎂가 낮아져 37㎂가 흐르고 있음을 알 수 있다.FIG. 8 is a waveform diagram of a cell current simulation by a low decoder according to an embodiment of the present invention, and it can be seen that 37 μs flows due to 25 μs lower than that of FIG. 4.
본 발명은 프로세스(Process) 측면을 고려하고 공급전원전압(Vcc)의 동작 범위가 넓더라도 안정적인 동작을 할 수 있어, 고속동작을 필요로 하는 SRAMㅇl나, 높은 공급전압을 필요로 하는 로우디코더로 적합하다. 특히, 고속(Fast) SRAM과 같은 고속 스위치 동작하는 메모리 장치에 채용 가능하다.According to the present invention, it is possible to perform stable operation even if the operating range of the supply power supply voltage (Vcc) is wide, so that a low decoder requiring a high-speed operation or a high-definition supply voltage is required. Is suitable as. In particular, it can be employed in a memory device operating a high-speed switch, such as fast SRAM.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나. 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.The technical idea of the present invention has been described in detail according to the above preferred embodiment. It should be noted that the above embodiment is for the purpose of illustration and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
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