KR100218350B1 - 플리커 억제 장치 - Google Patents

플리커 억제 장치 Download PDF

Info

Publication number
KR100218350B1
KR100218350B1 KR1019960077498A KR19960077498A KR100218350B1 KR 100218350 B1 KR100218350 B1 KR 100218350B1 KR 1019960077498 A KR1019960077498 A KR 1019960077498A KR 19960077498 A KR19960077498 A KR 19960077498A KR 100218350 B1 KR100218350 B1 KR 100218350B1
Authority
KR
South Korea
Prior art keywords
line
average value
demultiplexer
output
multiplexer
Prior art date
Application number
KR1019960077498A
Other languages
English (en)
Other versions
KR19980058186A (ko
Inventor
김수진
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960077498A priority Critical patent/KR100218350B1/ko
Publication of KR19980058186A publication Critical patent/KR19980058186A/ko
Application granted granted Critical
Publication of KR100218350B1 publication Critical patent/KR100218350B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/14Picture signal circuitry for video frequency region
    • H04N5/21Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733Controllable logic circuits
    • H03K19/1737Controllable logic circuits using multiplexers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66Digital/analogue converters
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S348/00Television
    • Y10S348/91Flicker reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Picture Signal Circuits (AREA)

Abstract

본 발명의 플리커(flicker) 억제장치는, 외부로부터 인가된 기준전압(Tth)에 따라 인접한 세라인 L+1, L, L-1을 비교하여 선택신호(sell, sel2)를 출력하기 위한 비교부와, 라인 L+1을 지연하기 위한 라인 지연부와, 상기 비교부의 선택신호에 따라 L+1, L-1중 하나를 선택하여 평균값을 취하도록 출력하기 위한 제1멀티플렉서와, 상기 비교부의 선택신호에 따라 라인 L값을 평균값 연산부와 제2멀티플렉서 중 하나를 선택하여 출력하는 디멀티플렉서와, 상기 제1멀티플렉서와 디멀티플렉서의 출력을 입력으로 평균값을 산출하기 위한 평균값 연산부와, 상기 비교부의 선택신호에 따라 디멀티플렉서의 출력과 평균값 연산부의 출력중 하나를 선택, 출력하기 위한 제2멀티플렉서를 포함하여 구성되며, 상기 비교부를 통해 플리커와 해상도간의 상보관계를 적절히 이용하여 화면특성에 따라 문자를 표시해야 하는 해상도가 중요한 화면에서는 해상도에 중점을 두어 표시하며, 플리커 제거가 중요한 화면에서는 플리커를 억제하도록 함으로써 화질을 개선할 수 있는 효과가 있다.

Description

플리커(flicker) 억제 장치
본 발명은 플리커(flicker) 억제 장치에 관한 것으로, 특히 화면특성에 따라 해상도와 플리커 억제를 적절하게 구현하여 화질을 높일 수 있는 플리커(flicker) 억제 장치에 관한 것이다.
제1도는 종래의 기술 중 가장 일반적으로 사용되는 서로 인접한 두라인 또는 세라인을 더하여 그 평균값에 따라 단말기에 뿌려주는 플리커 억제장치를 도시한 것으로, 크게 서로 인접한 라인들을 라인별(수평적)로 평균해주는 부분(A)과, 인접 픽셀간(수평적)으로 평균해주는 부분(B)으로 구분된다.
상기 서로 인접한 라인들을 라인별(수평적)로 평균해주는 부분(A), 각 라인(L-1, L, L+1)을 저장하기 위한 버퍼(10)와, 라인 L-1과 L+1을 더하여 일정부분을 다음 연산에 사용하도록 하는 제1가산기(20)와, 상기 제1가산기(20)의 가산결과와 L값을 더하여 최종적으로 평균하는 제2가산기(30)로 구성되며, 상기 인접 픽셀간(수평적)으로 평균해주는 부분(B)은, 제1지연기(41) 및 제2지연기(42)로 이루어져 픽셀값을 지연하기 위한 지연부(40)와, 픽셀 P-1과 제2지연기(42)의 출력인 P+1을 가산하기 위한 제3가산기(50)와, 상기 제3가산기(50)의 출력과 픽셀 P를 가산하여 최종평균하기 위한 제4가산기(60)로 구성된다.
상기 도1의 플리커 억제장치는, 도2에 도시한 바와 같은 식 PL = E + W(B+D+F+H) + W2(A+C+G+J)을 구현한 것으로, 동작을 살펴보면 상기 버퍼(10)에서 나온 라인 L-1과 L+1은 제1가산기(20)에서 서로 더해지며, 이 값을 적절한 팩티(factor)로 나누어 라인 L과 더해 줌으로써 수직적 평균을 취하게 되는 것이다.
이때 상기 제1가산기(20)의 출력을 적절한 팩터로 나누어 준다는 것은 출력의 일정부분을 취한다는 의미다.
이어서 상기 수직적 평균과 픽셀 P+1을 제3가산기(50)에서 더하여 제1가산기에서와 마찬가지로 적절한 팩터로 나누어 픽셀 P와 더해줌으로써 다시 수평적으로 인접한 픽셀간의 평균을 취한다.
그러나 상기와 같은 평균값을 이용한 플리커 억제장치는, 화면의 해상도를 감소킴으로써 예를들어 단말기를 통해 서로 떨어져 있는 상대방과 문자통신을 하는 경우 해상도가 감소되면 화면에 표시되는 문자들이 배경속으로 번지게 되어 거의 알아볼 수 없게 되는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 화면특성에 따라 해상도가 중요한 화면에서는 해상도를 높이고, 해상도가 중요하지 않은 화면에서는 플리커를 억제하도록 함으로써 화질을 개선할 수 있는 플리커(flicker) 억제 장치를 제공하는 것이다.
제1도는 종래의 기술에 의한 플리커(flicker) 억제 장치의 구성도.
제2도는 제1도의 플리커 억제 원리도.
제3도는 본 발명의 제1실시예에 의한 플리커(flicker) 억제 장치의 구성도.
제4도는 제3도의 비교부의 출력에 따른 평균값 산출 원리표.
제5도는 제3도의 라인 지연부의 동작 개념도.
제6도는 본 발명의 제2실시예에 의한 플리커(flicker) 억제 장치의 구성도.
제7도는 제6도의 비교부의 출력에 따른 평균값 산출 원리표.
제8도는 제6도의 라인 지연부의 동작 개념도.
* 도면의 주요부분에 대한 부호의 설명
110 : 비교부 120 : 라인 지연부
130 : 제1멀티플렉서 140 : 디멀티플렉서
150 : 평균값 연산부 160 : 제2멀티플렉서
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 플리커(flicker) 억제 장치는, 세라인을 처리하기 위한 제1실시예의 경우 제3도에 도시한 바와 같이 외부로부터 실험에 의한 적절한 기준전압(Tth)을 받아 인접한 라인 L+1, L, L-1을 비교하여 화면특성, 즉 해상도가 중요한 화면인지 아닌지를 판단하여 선택신호(sel1, sel2)를 출력하기 위한 비교부(110)와, 라인 L+1을 다음번 L-1로 사용하도록 지연하기 위한 라인 지연부(120)와, 도5에 따라 상기 비교부(110)에서 출력된 선택신호sel1, sel2가 모두 0이면 다른 인접하인과의 평균값 산출없이 바이패스(bypass)하여 그대로 D/A변환 시키도록 하고 0,1이면 L-1, L을, L, L+1을 평균하도록 라인을 맵핑(mapping)시켜주기 위한 제1멀티플렉서(130)와, 상기 비교부의 선택신호에 따라 라인 L값을 평균값 연산부와 제2멀티플렉서 중 하나를 선택하여 출력하는 디멀티플렉서(140)와, 상기 제1멀티플렉서(130)의 출력과 디멀티플렉서(140)의 출력을 입력으로 하여 평균값을 산출하기 위한 평균값 연산부(150)와, 상기 디멀티플렉서(140)의 출력과 평균값 연산부(150)의 출력을 상기 도5에 맞게 맵핑시키기 위한 제2멀티플렉서(160)를 포함하여 구성된다.
동작방법을 살펴보면, 외부로부터 인접한 세 라인 L-1, L, L+1을 인가받은 비교부(110)는 |(L-1)i-Li|Tth AND |Li-(L+1)i|Tth 또는 |(L-1)i-Li|≤Tth AND |Li-(L+1)i|≤Tth이면 선택신호 sel1에 0을 주고, slel2에 0을 주며, |(L-1)i-Li|Tth AND |(L-1)i-Li|≤Tth 이면 선택신호 sel1에 1을 주고, slel2에 1을 주며, |(L-1)i-Li|≤Tth AND |Li-(L+1)i|≥Tth이면 선택신호 sel1에 1을 주고, slel2에 10을 준다.
이에따라 상기 비교부로부터 상기 선택신호 sel1, sel2가 각각 0,00이면 현재 표시 될 라인 L은 다른 인접 라인과 평균됨 없이 D/A변환부로 입력되고, sel1, sel2가 각각 1, 01이면 라인 L에 라인 L-1의 일정부분이 더해져 D/A변환부로 입력되며, sel1, sel2가 각각 1, 10이면 라인 L에 라인 L+1의 일정부분이 더해져 D/A 변환부로 입력된다.
그리고 처리되어질 라인 순서는 도5에도시한 바와 같이 라인 L, L+1은 라인 메모리 또는 프레임 메모리로부터 입력되고, 라인 L-1은 라인 지연부(120)에 의해 입력된다.
한편 라인을 L, L+1로 두 개만 처리하는 경우에는 제2실시에의 경우에는 도6에 도시한 바와 같이 외부로부터 적절한 기준전압 Tth를 받아 라인 L과 L+1을 비교하기 위한 비교부(210)와, 라인 L+1을 다음 사용을 위해 지연시키기위한 라인 지연부(220)와, 상기 비교부(210)의 출력에 따라 도7의 모드를 맵핑하기 위한 디멀티플렉서(230)와, 라인 L+1과 디멀티플렉서(230)의 출력을 평균하기 위한 평균값 연산부(240)와, 상기 비교부(210)의 출력을 제어신호로 하여, 상기 디멀티플렉서(230)의 출력과 평균값 연산부(240)의 출력중 하나를 선택하기 위한 멀티플렉서(250)를 포함하여 구성된다.
동작방법을 살펴보면, 외부로부터 인접한 두 라인 L, L+1을 인가받은 비교부(210)는 각각의 라인을 비교하여 적당한 값으로 디멀티플렉서와 멀티플렉서를 제어하도록 한다.
즉, |(L-1)i-Li|Tth 이고, FF가 0이면 sel과 FF를 모두 1로 하고, |Li-(L+1)i|Tth 이고, FF가 1이면 sel과 FF를 각각 0, 1로 하며, |Li-(L+1)i|≤Tth이면 sel과 FF를 모두 0으로 한다.
그리고 상기 sel이 0이면 플리커를 억제하기 위한 평균값 연산을 수행하지 않고, 현제 표시될 라인 L을 그대로 D/A변환부로 출력하며, sel이 1이면 인접한 라인과의 평균값 연산을 수행한 후 평균값을 D/A 변환부로 출력한다.
즉, 본 발명에서는 현재 처리중인 라인을 인접한 라인들과 비교하여 그 차이가 Tth이상일때는 인접라인간의 차가 심하므로 플리커를 억제하기 위하여 평균값을 구하고, Tth 보다 작을때는 그대로 바이패스하며, 만일 비교되어진 라인의 픽셀값들이 연속하여 Tth를 넘을 경우에는 작은 캐릭터가 표시되는 등의 해상도가 더 중요할 확율이 높으므로 플리커 억제처리를 하지 않는다.
이상에서와 같이 본 발명의 의하면, 플리커와 해상도간의 상보관계를 적절히 이용하여 화면특성에 따라 문자를 표시해야 하는 해상도가 중요한 화면에서는 해상도에 중점을 두어 표시하며, 플리커 제거가 중요한 화면에서는 플리커를 억제하도록 함으로써 화질을 개선할 수 있는 효과가 있다

Claims (4)

  1. 외부로부터 인가된 기준전압(Tth)에 따라 인접한 세라인 L+1, L, L-1을 비교하여 선택신호(sel1, sel2)를 출력하기 위한 비교부와 라인 L+1을 지연하기 위한 라인 지연부와, 상기 비교부의 선택신호에 따라 L+1, L-1중 하나를 선택하여 평균값을 취하도록 출력하기 위한 제1멀티플렉서와, 상기 비교부의 선택신호에 따라 라인 L값을 평균값 연산부와 제2멀티플렉서 중 하나를 선택하여 출력하는 디멀티플렉서와, 상기 제1멀티플렉서와 디멀티플렉서의 출력을 입력으로 평균값을 산출하기 위한 평균값 연산부와, 상기 비교부의 선택신호에 따라 디멀티플렉서의 출력과 평균값 연산부의 출력중 하나를 선택, 출력하기 위한 제2멀티플렉서를 포함하여 구성된 것을 특징으로 하는 플리커(flicker) 억제장치.
  2. 제1항에 있어서, 상기 비교부는 선택신호 sel1, sel2를 출력하여 sel1, sel2가 각각 0, 00이면 현재 표시될 라인 L은 평균값을 취하지 않고 직접 D/A 변환하며, sel1, sel2가 각각 1, 01이면 라인 L에 라인 L-1의 일정부분을 더하여 평균값을 취한 후 D/A 변환하며, sel1, sel2가 각각 1, 10이면 라인 L에 라인 L+1의 일정부분을 더하여 평균값을 취한 후 D/A 변환하도록 하는 것을 특징으로 하는 플리커(flicker) 억제장치.
  3. 외부로부터 인가된 기준전압(Tth)에 따라 인접한 두 라인 L과 L+1을 비교하여 선택신호(sel)을 출력하기 위한 비교부와, 라인 L+1을 지연시키기 위한 라인 지연부와 상기 비교부의 출력에 따라 라인 L을 평균값 연산부와 멀티플렉서 중 하나로 출력하기 위한 디멀티플렉서와, 라인 L+1과 디멀티플렉서의 출력을 평균하기 위한 평균값 연산부와, 상기 비교부의 출력에 따라 상기 디멀티플렉서의 출력과 평균값 연산부의 출력중 하나를 선택하기 위한 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 플리커(flicker) 억제장치.
  4. 제3항에 있어서, 상기 비교부는 선택신호 sel을 출력하여 sel이 0이면 현재 표시될 라인 L을 평균값을 취하지 않고 직접 D/A 변환하며, 1이면 라인 L에 라인 L+1의 일정부분을 더하여 평균값을 취한 후 D/A 변환하도록 하는 것을 특징으로 하는 플리커(flicker) 억제장치.
KR1019960077498A 1996-12-30 1996-12-30 플리커 억제 장치 KR100218350B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960077498A KR100218350B1 (ko) 1996-12-30 1996-12-30 플리커 억제 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077498A KR100218350B1 (ko) 1996-12-30 1996-12-30 플리커 억제 장치

Publications (2)

Publication Number Publication Date
KR19980058186A KR19980058186A (ko) 1998-09-25
KR100218350B1 true KR100218350B1 (ko) 1999-09-01

Family

ID=19492538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077498A KR100218350B1 (ko) 1996-12-30 1996-12-30 플리커 억제 장치

Country Status (1)

Country Link
KR (1) KR100218350B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513335B1 (ko) * 1998-03-04 2006-02-28 엘지전자 주식회사 텍스트화면의 플리커 감소표시방법
KR100319640B1 (ko) * 1999-12-28 2002-01-05 박종섭 디스플레이 장치의 데이터 처리 방법

Also Published As

Publication number Publication date
KR19980058186A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
KR100272582B1 (ko) 스캔컨버터회로
JP4455513B2 (ja) 画像処理方法、画像処理装置、及び画像表示装置
JP5008826B2 (ja) 高精細度デインタレース/フレーム倍増回路およびその方法
JP3333839B2 (ja) 補間ライン検出方法及び補間ライン検出装置
US20070279523A1 (en) Frame rate conversion apparatus and frame rate converson method
JPH0226484A (ja) テレビ画像の動き検出装置
JPH08275032A (ja) Ccdカメラの欠陥補償装置
KR100218350B1 (ko) 플리커 억제 장치
US6476876B1 (en) Contour emphasizing circuit
US8013935B2 (en) Picture processing circuit and picture processing method
JP3006290B2 (ja) ノイズ低減装置
KR100700017B1 (ko) 조정 가능한 임계값을 이용한 컬러 보간 장치
US20040201722A1 (en) Signal processing apparatus for eliminating ringing signal and method thereof, record medium, and program
US6219104B1 (en) Picture processing apparatus and processing method
JPH11203467A (ja) 表示装置および表示方法
EP1387319A2 (en) Image processing apparatus
US7580561B2 (en) Image processing apparatus and method
JP3753584B2 (ja) 画像処理装置
KR100293717B1 (ko) 이미지 개선 회로
KR970009068B1 (ko) 디지탈티브이(Digital TV)의 화소보상장치
JP2004153848A (ja) 画像入力装置の画像処理回路
KR0176860B1 (ko) 신호 변환장치
JPH04178094A (ja) 間引きフィルタ装置
JPH0638024A (ja) 画像処理装置
KR0176317B1 (ko) 2화면 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee