KR100216063B1 - 메탈 볼 그리드 어레이 패키지 - Google Patents

메탈 볼 그리드 어레이 패키지 Download PDF

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Abstract

본 발명은 금속회로기판(metal circuit board)을 갖는 캐비티 업 타입(cavity up type)의 볼 그리드 어레이 패키지에 관한 것으로서, 복수 개의 본딩패드들이 형성되어 있는 반도체 칩; 반도체 칩이 안착되는 캐비티가 형성된 일측면과, 캐비티 부분을 제외한 일측면의 소정의 영역에서 상기 일측면에 대응되는 타측면으로 관통되는 관통홀들이 형성된 금속회로기판; 일측면과 타측면 위에 형성된 절연막들; 관통홀의 내측 벽면에 형성된 절연수지; 절연막들 각각의 상면에 형성된 회로패턴; 절연수지로 둘러싸여 관통홀 내에 형성되고 일측면과 타측면에 형성된 회로패턴을 전기적으로 연결하는 금속 폴; 타측면의 회로패턴에 소정의 간격으로 형성된 볼 패드와 볼 패드 하면에 형성된 솔더 볼; 반도체 칩을 캐비티에 접착 고정하는 접착수단; 본딩패드와 일측면 회로패턴 소정의 영역을 전기적으로 연결하는 전기적 연결수단; 반도체 칩 전기적 연결부분을 보호하기 위한 보호수단; 을 포함하며, 절연막이 솔더 레지스트로 형성되는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지를 제공하여 열방출 특성 개선되고 다핀화할 수 있는 이점이 있다.

Description

메탈 볼 그리드 어레이 패키지
본 발명은 반도체 패키지의 한 종류인 볼 그리드 어레이(ball grid array) 패키지에 관한 것으로서, 보다 상세하게는 금속회로기판(metal circuit board)을 갖는 캐비티 업 나입(cavity up type)의 볼 그리드 어레이 패키지를 제공하여 다핀화 및 방열 특성이 개선된 볼 그리드 어레이 패키지를 제공하는데 있다.
일반적으로 전자기기의 소형화 및 대용량화의 추세에 따라 반도체 칩은 크기가 커지고 입출력 단자용 전극 패드의 수가 많아지고 있다. 반면에 반도체 칩을 내장하는 통상적인 반도체 칩 패키지의 크기는 작아지고, 입출력 단자용 전극 패드에 각각 연결되는 리드 프레임의 리드들 사이의 간격이 더욱 좁아지고 있다.
이에 따라 다양한 형태의 패키지 기술이 개발되고 있는데, 최근 각광을 받고 있는 패키지가 볼 그리드 어레이 패키지이다. 이는 볼 그리드 어레이 패키지가 다른 표면 실장형 패키지보다 많은 장점, 예를 들어 스몰 푸트 프린트(small foot print), 전기적 성능의 우수함, 취급 및 조립의 용이성 등을 갖고 있기 때문이다.
이러한 볼 그리드 어레이 패키지의 일반적인 구조의 특징은 외부와의 전기적 접속단자가 리드 대신 솔더 볼(solder ball)이 사동되어 진다는 것이다. 이러한 볼 그리드 어레이 패키지는 플라스틱(plastic) 볼 그리드 어레이 패키지 , 세라믹 (ceramic) 볼 그리드 어레이 패키지 , 테이프(tape) 볼 그리드 어레이 패키지 , 그리고 메탈(metal) 볼 그리드 어레이 패키지 등으로 분류될 수 있다.
그 중에서 메탈 볼 그리드 어레이 패키지의 일반적인 형태를 소개하면 다음과 같다.
제1도는 종래 기술에 의한 캐비티 다운 타입의 메탈 볼 그리드 어레이 패키지를 나타내는 부분 절개 사시도이다.
제2도는 제1도의 '2 - 2'선을 따른 단면도이다.
먼저 제1도와 제2도를 참조하면, 반도체 칩(10) 상면에 복수 개의 본딩패드들 (12)이 형성되어 있고, 그 반도체 칩(10)이 인쇄회로기판(50)의 캐비티에 전기절연 접착제(20)로 접착 고정되어 있으며, 와이어(30)가 본딩패드들(12)과 인쇄회로기판 상에 형성된 본딩영역(도면에 도시안됨)을 전기적으로 연결하고 있는 모양을 나타내고 있다. 그리고, 인쇄회로기판(50)의 캐비티가 형성되어 있는 상부면에는 전기 절연막(도면에 도시안됨)이 박막으로 형성되어 있고, 그 전기 절연막 상부면에 금속으로 된 회로패턴(52)이 형성되어 있다. 그 회로패턴(52)은 본딩패드와 전기적으로 연결될 본딩영역(도면에 도시안됨)과 솔더 볼(40)이 형성될 볼 패드(45)를 갖고 있다. 인쇄회로기판(50) 상면에는 솔더 볼(40)의 부착에 필요한 부분만을 제외한 나머지 전 표면에 회로패턴(52) 등을 보호하기 위하여 솔더 레지스트(solder resist)(54)가 도포되어 있다. 그리고, 솔더 볼(40)이 볼 페드(45)에 접착되어 외부 기기에 실장되는 형태로 되어 있다.
인쇄회로기판(50)은 알루미늄(Al) 또는 알루미늄 합금 등의 열전도성이 우수한 금속 재질로 이루어져 있으며 , 반도체 칩(10)에서 발생하는 열을 외부로 용이하게 방출할 수 있는 장점을 갖고 있어 현재까지 주류를 이루고 있다.
그러나, 이와 같은 캐비티 다운 타입의 볼 그리드 어레이 페키지는 캐비티가 형성되어 있는 면과 동일한 인쇄회로기판 일측면에 솔더 볼이 형성되어 있으므로 그 캐비티 부분에는 솔더 볼을 형성할 수 없는 단점이 있다. 이는 외부와 전기적으로 접속되는 단자수가 감소하는 단점을 갖는다.
따라서 본 발명의 목적은 캐비티 다운 타입의 메탈 볼 그리드 어레이 패키지 가 갖고 있는 외부 연결 단자수가 감소하는 단점들을 극복하기 위한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지를 제공하는데 있다.
제1도는 종래 기술에 의한 캐비티 다운 타입의 메탈 볼 그리드 어레이 패키지 를 나타내는 부분 절개 사시도.
제2도는 제1도의 '2 - 2'선을 따른 단면도.
제3도는 본 발명에 의한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지를 형성하기 위한 금속회로기판을 나타내는 사시도.
제4도는 제3도의 '3 - 3'선을 따른 단면도.
제5도는 제4도의 '5'부분을 확대한 부분 확대 단면도.
제6도는 본 발명에 의한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지 모양을 나타내는 단면도.
제7도는 본 발명에 의한 다른 예로 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지의 회로패턴이 두 개의 층으로 형성된 모양을 나타내는 단면도
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 12 : 본딩패드(bonding pad)
20 : 접착제 30 : 와이어(wire)
40, 140 : 솔더 볼(solder ball) 45, 142 : 볼 패드(ball pad)
50 : 인쇄회로기판(printed circuit board)
52, 120, 125 : 회로패턴(circuit pattern)
54, 110, 130, 135 : 절연막 60 : 성형수지
65 : 금속 리드(metal lid) 100 : 금속회로기판(metal circuit board)
150 : 금속 폴(metal pole) 160 : 에폭시 수지(epoxy resin)
170 : 범프(bump) 180 : 캐비티(cavity)
상기 목적을 달성하기 위하여 복수 개의 본딩패드들이 형성되어 있는 반도체 칩, 반도체 칩이 안착되는 캐비티가 형성된 일측면과, 캐비티 부분을 제외한 일측면의 소정의 영역에서 상기 일측면에 대응되는 타측면으로 관통되는 관통홀들이 형성된 금속회로기판, 일측면과 타측면 위체 형성된 절연막들, 관통홀의 내측 벽면에 형성된 절연수지, 절연막들 각각의 상면에 형성된 회로패턴, 절연수지로 둘러싸여 관통홀 내에 형성되고 일측면과 타측면에 형성된 회로패턴을 전기적으로 연결하는 금속 폴, 타측면의 회로패턴에 소정의 간격으로 형성된 볼 패드와 볼 패드 하면에 형성된 솔더 볼, 반도체 칩을 캐비티에 접착 고정하는 접착수단, 본딩패드와 일측면 회로패턴 소정의 영역을 전기적으로 연결하는 전기적 연결수단, 반도체 칩 전기적 연결부분을 보호하기 위한 보호수단, 을 포함하며, 절연막이 솔더 레지스트로 형성되는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지를 제공한다.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제3도는 본 발명에 의한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지를 형성하기 위한 금속회로기판을 나타내는 사시도이다.
제4도는 제3도의 '3-3'선을 따른 단면도이다.
제5도는 제4도의 '5'부분을 확대한 부분 확대 단면도이다.
제6도는 본 발명에 의한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지 모양을 나타내는 단면도이다.
제7도는 본 발명에 의한 다른 예로 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지의 회로패턴이 두 개의 층으로 형성된 모양을 나타내는 단면도이다.
먼저, 제3도는 반도체 칩(제6도의 10)이 접착될 캐비티(180)가 형성되어 있는 금속회로기판(100)을 나타내고 있다.
그리고, 제4도와 제5도는 캐비티(180)가 금속회로기판(100) 일측면에 반도체 칩이 접착고정할 수 있도록 소정의 깊이로 형성되어 있고, 그 캐비티(180)를 제외한 금속회로기판(100) 일측면과 타측면에 전기 절연막(110)이 형성되어 있고, 관통홀들(도면 번호 기입안됨)이 캐비티(180)를 제외한 금속회로기판(100) 소정의 영역에 형성되어있고, 플라스틱 계열의 에폭시 수지(epoxy resin)(160)와 같은 절연수지가 그 관통홀들 내측 벽면에 형성되어 있으며, 그 에폭시 수지(160)에 둘러싸여 금속 폴(150)이 형성되어 있는 모양을 나타내고 있다. 그리고, 절연막(110)의 일측면과 타측면에는 금속의 회로패턴(120)이 형성되어 있고, 특히 캐비티(180)가 형성되어 있지 않은 타측면에 형성된 회로패턴(도시 안됨)에는 볼 패드(142)가 형성 되어 있으며, 금속회로기판(100)을 관통하고 있는 금속 폴(150)이 상부의 회로패턴(120)과 볼 패드(142)를 전기적으로 연결하고 있다. 또한, 회로패턴(120)을 외부 환경으로부터 보호하기 위하여 솔더 레지스트(solder resist)와 같은 절연막이 회로패턴 상부에 형성되어 있다.
금속회로기판은 열 전도성이 우수한 알루미늄 또는 알루비늄 합금으로 제작 할 수 있으며, 알루미늄 또는 알루미늄 합금은 전기 전도성을 갖고 있으므로 회로 패턴을 형성하기 전에 금속회로기판 윗면과 아랫면에 비전도성 솔더 레지스트와 같은 전기 절연막을 도포한다.
그리고, 금속회로기판에 관통홀(through hole)을 형성하는 방법으로 레이저 드릴링(laser drilling) 등의 방떱을 적용하여 관통홀을 형성할 수 있다. 또한, 상기 관통홀에 전기 절연성이 좋은 애폭시 수지를 채우고 금속 폴을 형성하며, 그 금속 폴은 관통홀보다 작아야 한다. 즉, 금속회로기판과 금속 폴과의 전기적 절연을 하기 위하여 금속 폴과 관통홀 사이에 에폭시 수지를 형성하는 것이다.
금속 폴은 전기적 전도성이 우수한 알루미늄 등을 사용하여 형성한다. 또한, 구리 박막을 절연막에 형성시키고, 통상적으로 사용되고 있는 사진 공정 및 식각공정을 적용하여 회로패턴을 형성할 수 있다.
제6도는 제4도와 5도에서 전술한 금속회로기판(100)의 캐비티(180)에 접착제(20)로 반도체 칩(10)을 접착고정하고, 와이어(30)가 그 반도체 칩(10) 상면에 형성된 본딩패드들(12)과 회로패턴(120)을 전기적으로 연결하고 있으며, 금속 리드(metal lid)(60)가 반도체 칩 및 전기적 연결부위를 에워싸 보호하고 있는 모양을 나타내고 있다.
전기적 연결 부위를 외부환경으로부더 보호하기 위한 수단으로 금속 리드 및 에폭시 성형수지가 사용될 수 있다. 그러나, 금속 리드는 반도체 칩에서 발생하는 열을 효과적으로 방출할 수 있는 특징을 갖고 있음으로 본 발명에서는 금속 리드를 사용하는 것이 유리하다. 또한, 솔더 볼은 금속회로기판의 하면에 형성되는 회로 패턴 및 볼 패드에 따라서 설계자가 원하는 수만큼 형성할 수 있다.
제7도는 회로패턴 실장 밀도를 높이기 위한 방법으로 본 발명자가 제안한 다른 예를 나타내는 부분 단면도이다.
먼저, 제5도에서 전술한 바와 동일한 금속회로기판(100)이 있고, 그 금속회로기판(100) 상면에 적층되어 있는 솔더 레지스트(130)의 일부분이 제거되어 회로패턴(120)을 노출시키고, 그 노출된 회로기판(120)에 범프(170)를 형성한 다음 그 솔더 레지스트(130) 상면에 제2회로패턴(125)을 형성하여 범프(170)가 회로패턴층 (120, 125) 사이를 전기적으로 연결하는 역할을 하도록 하며, 다시 최상층의 회로 패턴(125)에 솔더 레지스트(135)가 도포되어 다층의 회로패턴을 갖고 있는 구조를 나타내고 있다.
범프는 일반적인 반도체 제조 공정에서 이동되고 있는 방법을 이용하여 금 또는 알루미늄 등의 재질로 일정한 높이의 범프를 형성한다. 솔더 레지스트는 비전도성의 열전달 효과가 우수한 것을 이용하며, 솔더 레지스트를 여러층 도포 하여도 열방출에 지장이 없도록 할 수 있다.
이와 같이 회로패턴이 적층된 구조를 형성하면 회로패턴 실장밀도를 증가시킬 수 있고, 따라서 다기능의 반도체 칩을 실장할 수 있다.
본 발명에 의한 캐비티 업 타입의 메탈 볼 그리드 어레이 패키지는 종래 기술에 의한 캐비티 다운 타입의 메탈 볼 그리드 어레이 패키지 보다 솔더 볼을 장착 할 수 있는 면을 넓게 확보할 수 있고, 고열이 발생하는 칩이 상부면에 위치하여 칩을 포함한 전기적 연결 부위를 금속 리드로 봉지함으로써 열 방출 특성이 개선되는 이점(利點)이 있다.

Claims (10)

  1. 복수 개의 본딩페드들이 형성되어 있는 반도체 칩, 상기 반도체 칩이 안착되는 캐비티가 형성된 일측면과, 상기 캐비티 부분을 제외한 일측면의 소정의 영역에서 상기 일측면에 대응되는 타측면으로 관통되는 관통홀들이 형성된 금속회로기판, 상기 일측면과 타측면 위에 형성된 절연막들, 상기 관통홀의 내측 벽면에 형성된 절연수지, 상기 절연막들 각각의 상면에 형성된 회로패턴, 상기 절연수지로 둘러싸여 상기 관통홀 내에 형성되고 상기 일측면과 타측면에 형성된 회로패턴을 전기적으로 연결하는 금속 폴, 상기 타측면의 회로패턴에 소정의 간격으로 형성된 볼 패드와 상기 볼 패드 하면에 형성된 솔더 볼, 상기 반도체 칩을 상기 캐비티에 접착 고정하는 접착수단, 상기 본딩패드와 상기 일측면 회로패턴 소정의 영역을 전기적으로 연결하는 전기적 연결수단, 상기 반도체 칩 전기적 연결부분을 보호하기 위한 보호수단을 포함하여, 상기 절연막이 솔더 레지스트로 형성되는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키시.
  2. 제1항에 있어서, 상기 일측면의 회로패턴 위로 제2절연막을 적층하고, 상기 제 2절연막 일부 영역에 홀을 형성하여 상기 회로패턴이 노출되도록 하고, 그 홀에 범프를 형성하고 상기 제2절연막 상면에 제2회로패턴을 형성하여 상기 범프로 상기 회로패턴과 상기 제 2회로패턴을 전기적으로 연결하는 구조를 이루어 다층 회로패턴구조를 갖는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  3. 제1항에 있어서, 상기 금속회로기판이 알루미늄으로 형성되어 있는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  4. 제1항에 있어서, 상기 절연수지가 에폭시 수지인 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  5. 제1항에 있어서, 상기 금속 폴이 알루미늄으로 형성되는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  6. 제1항에 있어서, 상기 접착수단이 전기 비전도성 접착제로 이루어지는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  7. 제1항에 있어서, 상기 전기적 연결수단이 와이어에 의하여 이루어지는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  8. 제1항에 있어서, 상기 보호수단이 금속 리드(metal lid)에 의하여 이루어지는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  9. 제2항에 있어서, 상기 제2절연막이 솔더 레지스트로 이루어지는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
  10. 제2항에 있어서, 상기 범프가 금으로 이루어져 있는 것을 특징으로 하는 메탈 볼 그리드 어레이 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN117038683A (zh) * 2023-07-07 2023-11-10 信扬科技(佛山)有限公司 光机电模组、半导体封装组件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals

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