KR100214122B1 - Communication system with dual structure capable of prohibiting the dataon\\ on communication between processors - Google Patents
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Abstract
본 발명은 주프로세서, 통신제어장치, 메모리장치 및 이중화 제어장치를 통합구조로 구현하여 이중화 절체시 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템에 관한 것이다. 이를 위하여 본 통신시스템은 해당 통신시스템이 액티브상태일 때, 프로세서간 망과 통신시스템간에 프로세서간 통신 데이터를 송수신할 수 있도록 정합처리를 하는 통신정합부 : 중앙제어부 : 중앙제어부에 의해 제어되어 해당 통신시스템이 액티브상태일 때,해당 통신시스템내에 구비되어 있는 중앙제어부로부터 읽히고 쓰여질 테이터와 통신정합부를 통해 송수신될 프로세서간 통신 데이터를 저장하고, 해당 통신시스템이 스탠바이 상태일 때, 상대측 통신시스템으로부터 송출되는 데이터에 의하여 저장된 내용을 갱신하는 메모리 : 메모리에 쓰여지고 메모리로부터 읽혀지는 데이터를 상대측 통신시스템으로 전송하기 위한 제 1버퍼 : 및 중앙처리부에 의해 제어되어 상대측 통신시스템과 이중화제어신호를 송수신하기 위한 이중화 제어부를 포함하는 주프로세서 모듈을 구비한다.The present invention relates to a communication system having a redundancy structure capable of preventing the loss of communication data between processors during redundancy switching by implementing a main processor, a communication control device, a memory device, and a redundancy control device in an integrated structure. To this end, when the communication system is in an active state, the communication system performs a matching process for transmitting and receiving communication data between processors between the network and the communication system between the processors. When the system is active, it stores the data to be read and written from the central control unit provided in the communication system and the communication data between the processors to be transmitted and received through the communication matching unit, and when the communication system is in the standby state, it is transmitted from the counterpart communication system. Memory for updating the contents stored by the data: A first buffer for transmitting data written to and read from the memory to the counterpart communication system; and Redundancy control unit for controlling the central communication unit to transmit and receive the duplication control signal with the counterpart communication system. Contains It is provided with a main processor module.
Description
본 발명은 프로세서간 망(Inter Processor Network)과 접속된 이중화구조를 갖는 통신시스템에 관한 것으로서, 특히, 이중화 절체시 프로세서간 통신(Inter Processor Communication) 데이터의 손실(Loss)을 방지할 수 있는 이중화 구조를 갖는 통신시스템에 관한 것이다.The present invention relates to a communication system having a duplex structure connected to an interprocessor network, and in particular, a duplex structure capable of preventing loss of interprocessor communication data during duplication switching. It relates to a communication system having a.
일반적인 통신처리 시스템이나 전전자 교환기, 분산제어시스템, 군수장비 및 빌링(Billing)시스템 등과 같이 많은 신뢰성이 요구되는 시스템들은 대부분 이중화구조로 운영되고 있다.Most systems that require a lot of reliability such as general communication processing systems, electronic switchboards, distributed control systems, military equipment and billing systems are operated in a redundant structure.
도 1은 이중화 구조로 운영되는 통신시스템의 개략적인 기능 블록도로서, 병렬버스(Backplane Bus) (104,114)를 이용하여 멀티프로세서 구조로 이루어진 통신시스템(100,110)의 경우를 예시한 것이다.FIG. 1 is a schematic functional block diagram of a communication system operating in a redundant structure, and illustrates a case of a communication system 100 and 110 having a multiprocessor structure using parallel buses 104 and 114.
도 1을 참조하여 이중화 구조를 갖는 기존의 통신시스템에서 이루어지는 프로세서간 통신 데이터에 대한 전송과정을 설명하면 다음과 같다.Referring to FIG. 1, a transmission process for communication data between processors in a conventional communication system having a redundant structure will be described.
우선, A사이드(Side) 및 B사이드 통신시스템(100,110)의 전원이 온되거나 초기화상태가 제어되면 주프로세서 A(101)와 주 프로세서 B(111) 사이에 존재하는 제어데이타 교환채널(CH)을 통해 제어신호를 전송하여 통신시스템(100,110)에 대한 액티브/스탠바이 상태를 결정하게 된다. 이에 따라 상술한 두 통신시스템 (100,110)은 이중화 상태로 천이되어 동작된다.First, when the power of the A side and B side communication systems 100 and 110 is turned on or the initialization state is controlled, the control data exchange channel CH existing between the main processor A 101 and the main processor B 111 is changed. The control signal is transmitted to determine an active / standby state for the communication system 100, 110. Accordingly, the two communication systems 100 and 110 described above are operated in transition to a redundant state.
천이된 이중화 상태가 A사이드 통신시스템(100)이 액티브이고, B사이드 통신시스템(110)이 스탠바이일 때, A사이드 통신시스템(100)이 프로세서간 통신망(Inter Processor Network, INP)을 통해 외부의 장치(미도시됨)와 통신하고자 할 경우에 주프로세서 A(101)는 IPN과 연결되어 있는 통신제어장치 A(102)와 병렬버스 A(104)를 통해 이루어진 경로 ②를 통해 데이터를 송수신하게 된다.When the transitioned redundancy state is the A side communication system 100 is active, and the B side communication system 110 is standby, the A side communication system 100 is connected to the outside through an inter processor network (INP). When communicating with a device (not shown), the main processor A 101 transmits and receives data via a path ② made through a parallel bus A 104 and a communication control device A 102 connected to an IPN. .
이 때 통신제어장치 A(102)는 도 2에 도시된 바와 같이 중앙처리부(1021), 제 1 및 제 2 버퍼 (1024, 1022), 메모리(1023) 및 통신정합부(1025)로 구성되어 주프로세서 A(101)와 다음과 같이 데이터를 송수신하게 된다.In this case, the communication control device A 102 is composed of a central processing unit 1021, first and second buffers 1024 and 1022, a memory 1023 and a communication matching unit 1025 as shown in FIG. Data is transmitted and received with the processor A 101 as follows.
즉, IPN을 통해 외부장치 (미도시됨)로 메시지를 송신할 경우, 주 프로세서 A(101)는 병렬버스 A(104)를 통해 통신제어장치(102)내에 구비되어 있는 제 2 버퍼(1022)를 인에이블하고, 메모리(1023)에 송신할 메시지를 쓴다. 송신 메시지가 쓰여지면 통신제어장치(102)내에 구비된 중앙처리부(1021)는 제 1 버퍼(1024)를 인에이블하여 메모리(1023)에 쓰여진 송신 메시지를 읽어 통신하기 적절한 메시지의 형태로 가공하여 통신정합부(1025)를 통해 IPN으로 메시지를 송출하게 된다.That is, when transmitting a message to an external device (not shown) via the IPN, the main processor A (101) is the second buffer 1022 provided in the communication control device (102) via the parallel bus A (104) Is enabled, and a message to be sent to the memory 1023 is written. When the transmission message is written, the central processing unit 1021 provided in the communication control device 102 enables the first buffer 1024 to read and transmit the transmission message written in the memory 1023 into a message suitable for communication. The message is sent to the IPN through the matching unit 1025.
반면에 IPN을 통해 외부장치(미도시됨)로부터 메시지를 수신할 경우, 중앙처리부(1021)는 제1버퍼(1024)를 인에이블하여 통신정합부(1025)를 통해 수신된 메시지를 메모리(1023)에 쓴다. 수신 메시지가 쓰여지면, 중앙처리부(1021)는 제2버퍼를 인에이블하여 메모리(1023)에 쓰여진 데이터를 주 프로세서 A(101)로 전송한다.On the other hand, when receiving a message from an external device (not shown) through the IPN, the central processing unit 1021 enables the first buffer 1024 to store the message received through the communication matching unit 1025 memory 1023 ) When the reception message is written, the central processing unit 1021 enables the second buffer and transmits the data written in the memory 1023 to the main processor A 101.
이와 같이 통신제어장치 A(102)를 통해 프로세서간 통신 데이터가 수신되면, 주프로세서 A(101)는 병렬버스 A(104)를 통해 이루어진 경로①를 통해 메모리장치 A(103)로 해당 데이터를 쓰게 되는데, 이 때 주프로세서 A(101)는 병렬버스 A(104)→이중화제어장치 A(105)→이중화제어장치 B(115)→병렬버스B(114)→메모리장치 B(113)순으로 이루어진 경로 ③을 통해 메모리 B(113)로 동일한 데이터를 전송하여 메모리장치 A(103)와 메모리장치 B(113)가 항상 동일한 데이터를 저장할 수 있도록 한다. 이로 인하여 이중화 절체시, B사이드 통신시스템(110)은 A사이드 통신시스템(100)의 동작에 연속되는 동작을 수행할 수 있게 된다.When the inter-processor communication data is received through the communication control device A 102 as described above, the main processor A 101 writes the corresponding data to the memory device A 103 through the path ① formed through the parallel bus A 104. In this case, the main processor A (101) consists of a parallel bus A (104) → a redundancy control device A (105) → a redundancy control device B (115) → a parallel bus B (114) → a memory device B (113). The same data is transmitted to the memory B 113 through the path ③ so that the memory device A 103 and the memory device B 113 can always store the same data. As a result, in the redundant switching, the B side communication system 110 may perform an operation subsequent to the operation of the A side communication system 100.
그러나 액티브 상태로 설정되어 있는 A사이드 통신시스템(110)의 오류(Fail)로 이중화 절체가 이루어 질 때, 통신제어장치 A(102)내의 메모리(1023)에 수신된 데이터가 존재하거나 송신을 대기하고 있던 데이터가 존재하는 경우, 오류가 유발된 쪽의 이중화 장치에 연결된 이중화 채널을 가장 빠른 시간내에 격리시키도록 되어 있는 이중화제어구조의 알고리즘으로 인해 메모리(1023)는 전송경로를 상실하게 되어, 메모리(1023)에 저장되어 있던 데이터는 B사이드 통신시스템(110)또는 IPN으로 전송되지 못한 상태에서 유실되게 된다. 이로 인하여 이중화 절체에 의하여 구동되는 B사이드 통신시스템(110)이 순간 오동작을 하게 되는 문제가 발생된다.However, when a redundancy switchover occurs due to a failure of the A side communication system 110 set to the active state, the received data exists in the memory 1023 in the communication control device A 102 or waits for transmission. When the existing data exists, the memory 1023 loses a transmission path due to the algorithm of the redundancy control structure configured to isolate the redundancy channel connected to the redundancy device on the error-prone side in the shortest time. Data stored in the 1023 is lost in the state that could not be transmitted to the B-side communication system 110 or IPN. This causes a problem in which the B side communication system 110 driven by the redundant switching malfunctions momentarily.
본 발명은 상술한 결점을 개선하기 위하여 안출한 것으로서, 주프로세서, 통신제어장치, 메모리장치 및 이중화 제어장치를 통합구조로 구현하여 이중화 절체시 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above-described drawbacks, and implements a main processor, a communication control device, a memory device, and a redundancy control device in an integrated structure to prevent a loss of communication data between processors during redundancy switching. It is an object of the present invention to provide a communication system.
상기 목적을 달성하기 위하여 본 발명에 따른 이중화구조를 갖는 통신시스템은, 프로세서간 망(IPN)과 접속되어 있는 이중화 구조를 갖는 통신시스템에 있어서, 해당 통신시스템이 액티브상태일 때, 프로세서간 망과 통신시스템간에 프로세서간 통신 데이터를 송수신할 수 있도록 정합처리를 하는 통신정합부 : 중앙제어부 : 중앙제어부에 의해 제어되어 해당 통신시스템이 액티브상태일 때, 해당 통신시스템내에 구비되어 있는 중앙제어부로부터 읽히고 쓰여질 데이터와 통신정합부를 통해 송수신될 프로세서간 통신 데이터를 저장하고, 해당 통신시스템이 스탠바이 상태일 때, 상대측 통신시스템으로부터 송출되는 데이터에 의하여 저장된 내용을 갱신하는 메모리; 메모리에 쓰여지고 메모리로부터 읽혀지는 데이터를 상대측 통신시스템으로 전송하기 위한 제 1 버퍼 : 및 중앙처리부에 의해 제어되어 상대측 통신시스템과 이중화제어신호를 송수신하기 위한 이중화 제어부를 포함하는 주프로세서 모듈을 구비하는 것을 특징으로 한다.In order to achieve the above object, a communication system having a redundancy structure according to the present invention is a communication system having a redundancy structure connected to an interprocessor network (IPN), when the communication system is in an active state. A communication matching unit which performs a matching process for transmitting and receiving communication data between processors between communication systems: Central control unit: Controlled by the central control unit when the communication system is in an active state, it is read and written from the central control unit provided in the communication system. A memory for storing the data and the inter-processor communication data to be transmitted and received through the communication matching unit and updating the stored contents by the data transmitted from the counterpart communication system when the communication system is in a standby state; A first buffer for transmitting data written to and read from the memory to a counterpart communication system; and a main processor module controlled by a central processing unit, and a redundancy control unit for transmitting and receiving a duplex control signal with the counterpart communication system. It features.
제1도는 이중화구조를 갖는 통신시스템의 종래의 구조도.1 is a conventional structural diagram of a communication system having a redundant structure.
제2도는 제1도에 도시된 통신제어장치와 주프로세서간의 관계도.2 is a relationship diagram between the communication control device and the main processor shown in FIG.
제3도는 본 발명에 따른 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템의 블럭도 .3 is a block diagram of a communication system having a redundant structure capable of preventing the loss of inter-processor communication data according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
300 : A사이드 통신시스템 310 : 주프로세서 모듈 A300: A side communication system 310: main processor module A
311 : 중앙처리부 A 312 : 이중화제어부 A311: central processing unit A 312: redundancy control unit A
313 : 제 1 버퍼 A 314 : 메모리 A313: First buffer A 314: Memory A
315 : 통신정합부 A 316 : 제 2 버퍼 A315: communication matching unit A 316: second buffer A
317 : 제 3 버퍼 A 320 : 병렬버스 A317: third buffer A 320: parallel bus A
330 : B사이드 통신시스템 340 : 주프로세서 모듈 B330: side B communication system 340: main processor module B
341 : 중앙처리부 B 342 : 이중화 제어부 B341: central processing unit B 342: redundant control unit B
343 : 제 1 버퍼 B 344 : 메모리 B343: First buffer B 344: Memory B
345 : 통신정합부 B 346 : 메모리 B345: communication matching unit B 346: memory B
347 : 제 3 버퍼 B 350 : 병렬버스 B347: third buffer B 350: parallel bus B
본 발명의 상술한 목적 및 기타 목적과 여러 가지 장점은 다음의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.The above and other objects and various advantages of the present invention will become apparent from the following description of the preferred embodiment.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템의 기능블럭도로서, 이중화 구조를 갖는 A사이드 통신시스템(300)과 B사이드 통신시스템(330) 각각은 종전의 통신제어장치 기능와 메모리장치 기능, 주프로세서 기능 및 이중화 제어기능을 통합한 구조를 갖는 주프로세서 모듈 A 및 B(310,340)와 병렬버스 A 및 B(310,350)를 구비하도록 수성된다.3 is a functional block diagram of a communication system having a redundancy structure capable of preventing the loss of inter-processor communication data according to the present invention, each of the A side communication system 300 and the B side communication system 330 having a redundancy structure. It is possible to have a main processor module A and B (310, 340) and parallel buses A and B (310, 350) having a structure incorporating the conventional communication control device function, memory device function, main processor function and redundancy control function.
특히 A사이드 통신시스템(300)에 구비되는 주프로세서 모듈 A(310)는 중앙처리부 A(311)에 의하여 B사이드 통신시스템(330)과 이중화를 제어하기 이중화제어부 A(312),프로세서간 통신 데이터를 저장하기 위한 메모리 A(314), 도 1에 도시된 IPN를 통해 데이터 송수신처리를 하기 위한 통신정합부 A(315), 중앙처리부 A(311)와 메모리 A(314)간에 데이터를 전송할 수 있는 통로를 제공하는 제 1버퍼 A(313), 메모리 A(314)와 B사이드 통신시스템(330) 간에 데이터를 전송할 수 있는 통로를 제공하는 제 2 버퍼 A(316), 메모리 A(314)와 병렬버스 A(320)간의 데이터를 전송할 수 있는 통로를 제공하는 제 3 버퍼 A(317)로 구성된다.In particular, the main processor module A 310 provided in the A side communication system 300 is controlled by the central processing unit A 311 to control the redundancy of the B side communication system 330 and the redundancy control unit A 312, and the communication data between the processors. Memory A 314 for storing the data, a communication matching unit A 315 for data transmission and reception processing through the IPN illustrated in FIG. 1, and capable of transmitting data between the central processing unit A 311 and the memory A 314. Parallel with first buffer A 313 providing a passage, second buffer A 316 providing a passage for transferring data between memory A 314 and B side communication system 330, and memory A 314. It consists of a third buffer A (317) that provides a path for transferring data between the bus A (320).
B사이드 통신시스템(330)에 구비되는 주프로세서 모듈 B(340)역시 상술한 주프로세서 모듈 A(310)과 동일한 기능을 수행하는 중앙처리부 B(341), 이중화 제어부 B(342), 제 1 버퍼 B(343), 통신정합부 B (345), 제 2 버퍼 (346), 제 3버퍼 B(347)로 구성된다.The main processor module B 340 provided in the B side communication system 330 also performs the same function as the main processor module A 310 described above, the central processing unit B 341, the redundancy control unit B 342, and the first buffer. B 343, communication matching unit B 345, second buffer 346, and third buffer B 347.
이와 같이 구성된 이중화 구조를 갖는 통신시스템은 다음과 같이 구동된다.The communication system having the redundant structure configured as described above is driven as follows.
A사이드 통신시스템(300)이 액티브 상태이고, B사이드 통신시스템(33)이 스탠바이 상태일 때, 중앙처리부A(311)는 제 1 버퍼 A(313)를 인에이블하고, 메모리 A(314)에 저장되어 있는 내용을 이용하여 주프로세서 모듈 A(310)를 운용한다.When the A side communication system 300 is in an active state and the B side communication system 33 is in a standby state, the central processing unit A 311 enables the first buffer A 313 and supplies the memory A 314 to the memory A 314. The main processor module A 310 is operated using the stored contents.
이 때, 메모리 A(314)에 대한 쓰기 사이클이 발생하면 메모리 A(314)에 해당 데이터를 수록(Write) 함과 동시에 중앙처리부 A(311)는 제 2 버퍼 A(316)가 인에이블되도록 제어하고 주프로세서 모듈 B(340)내의 제 2 버퍼 B(346)가 인에이블되도록 이중화 제어부A(312)와 이중화 제어부 B(342)를 경유하여 중앙처리부 B(341)로 제어신호를 전송한다.At this time, if a write cycle for the memory A 314 occurs, the corresponding data is written to the memory A 314 and the central processing unit A 311 controls the second buffer A 316 to be enabled. The control signal is transmitted to the central processing unit B 341 via the redundancy control unit A 312 and the redundancy control unit B 342 so that the second buffer B 346 in the main processor module B 340 is enabled.
이에 따라 제 2 버퍼 A(316)와 제 2 버퍼 B(346)가 인에이블되면, 인에이블된 경로를 통해 메모리 A(314)에 쓰여지는 데이터가 메모리 B(344)에 동시에 수록 된다.Accordingly, when the second buffer A 316 and the second buffer B 346 are enabled, data written to the memory A 314 through the enabled path is simultaneously stored in the memory B 344.
한편, 통신정합부 A(315)는 도 1에 도시된 IPN과 통신시스템(300)간의 프로세서간 통신 데이터 송수신이 가능하도록 정합처리를 하는 것으로, 상술한 IPN으로부터 프로세서간 통신 데이터가 수신되면, 통신정합부 A(315)는 수신된 데이터를 메모리 A(314)로 전송함과 동시에 제 2 버퍼 A(316)로 전송한다.On the other hand, the communication matching unit A (315) performs a matching process to enable communication between the processor and the communication data between the IPN and the communication system 300 shown in Figure 1, when the inter-processor communication data is received from the above-described IPN, communication The matching unit A 315 transmits the received data to the memory A 314 and simultaneously to the second buffer A 316.
이에 따라 메모리 A(314)는 통신정합부 A(315)로부터 수신된 데이터를 수록하여 저장된 내용을 갱신하고, 제 2 버퍼 A(316)는 중앙처리부 A(311)에 의해 미리 인에이블되어 있으므로 통신정합부 A(315)로부터 전송된 프로세서간 통신 데이터를 제 2 버퍼 B(346)로 전송한다.Accordingly, the memory A 314 stores the data received from the communication matching unit A 315 to update the stored contents, and the second buffer A 316 is enabled by the central processing unit A 311 in advance so that the communication is performed. The interprocessor communication data transmitted from the matching unit A 315 is transmitted to the second buffer B 346.
제 2 버퍼 B(346)역시 중앙처리부 B(341)에 의해 미리 인에이블되어 있으므로 제 2 버퍼 A(316)로부터 전송된 데이터를 메모리 B(344)로 전송한다 이에 따라 메모리 B(344)의 내용은 상술한 메모리 A(314)에서와 같이 갱신되게 된다.Since the second buffer B 346 is also enabled by the central processing unit B 341 in advance, the data transferred from the second buffer A 316 is transferred to the memory B 344. Is updated as in memory A 314 described above.
또한 통신정합부 A(315)를 통해 IPN으로 프로세서간 통신 데이터를 송출하기 위하여 메모리 A(314)에 수록되어 있던 소정의 데이터를 통신정합부 A(315)에서 읽을 때, 관련 정보가 제 2 버퍼 A(316)와 제 2 버퍼 B(346)를 경유하여 메모리 B(344)로 전송되어 메모리 B(344)의 내용을 새롭게 갱신하게 된다.In addition, when the communication matching unit A 315 reads predetermined data stored in the memory A 314 to transmit the inter-processor communication data to the IPN through the communication matching unit A 315, the related information is stored in the second buffer. It is transferred to the memory B 344 via the A 316 and the second buffer B 346 to newly update the contents of the memory B 344.
이와 같이 통신정합부 A(315)를 이용한 IPN과의 프로세서간 통신 데이터 송수신에 의하여 메모리 A(314)의 데이터가 갱신될 때 메모리 B(344)의 데이터도 동시에 갱신되게 된다.As such, when the data of the memory A 314 is updated by inter-processor communication data transmission and reception with the IPN using the communication matching unit A 315, the data of the memory B 344 is also updated at the same time.
그리고 메모리 A(314)에 중앙처리부 A(311)가 소정의 데이터를 직접 쓰거나 읽고자 할 때에는 제 1 버퍼 A(313)를 인에이블시켜 메모리 A(314)와 중앙처리부 A(311)간에 통로를 형성하고,병렬버스 A(320)를 통해 다른 프로세서와 데이터를 송수신하고자 할 때에는 제 1 버퍼 A(313)와 제 3 버퍼 A(317)를 인에이블시켜 병렬버스 A(320)와 중앙처리부 A(311)간에 통로를 형성한다.When the central processing unit A 311 directly writes or reads predetermined data into the memory A 314, the first buffer A 313 is enabled to open a passage between the memory A 314 and the central processing unit A 311. In order to transmit and receive data to and from another processor through the parallel bus A 320, the first buffer A 313 and the third buffer A 317 are enabled to enable the parallel bus A 320 and the central processing unit A ( A passage is formed between 311).
이상에서 설명한 바와 같이 본 발명은 이중화구조를 갖는 통신시스템에 있어서 이중화 제어지능, 메모리 기능, 통신정합 기능 및 주프로세서 기능을 통합구조로 구현함으로써, 이중화 절체시 외부의 망으로부터 수신 또는 송신 처리된 프로세서간 통신 데이터가 유실되는 것을 방지하여 시스템 운영시 순간 오동작의 발생을 막을 수 있는 효과가 있다.As described above, the present invention implements a redundant control intelligence, a memory function, a communication matching function, and a main processor function in an integrated structure in a communication system having a redundant structure, thereby receiving or transmitting a processor from an external network at the time of redundant switching. By preventing the loss of communication data between the devices, there is an effect that can prevent the occurrence of malfunctions during system operation.
본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.Although the present invention has been described as the above-described embodiment, those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (2)
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Applications Claiming Priority (1)
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Publications (2)
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