KR100212535B1 - Demodulation device of spread spectrum device - Google Patents

Abstract

본 발명은 데이타 통신시, 최적의 복조가 가능한 대역확산 시스템의 복조장치에 관한 것으로, 이를 해결하기 위하여 입력신호를 지연하는 지연회로(15), 상기 지연회로(15)에 의해 지연된 출력을 곱셈하는 곱셈회로(25a-25n), 상기 곱셈회로(25a-25n)에 의해서 곱셈된 결과들을 정규화하는 합산부(35), 상기 결과를 이진비트로 출력하는 이진판단회로(45)를 포함하는 장치에 있어서, 이진판단회로(45)로부터의 출력신호를 근거로 하여 필터계수 수렴을 위한 스위칭 동작을 하는 스위칭부(60), 상기 스위칭부(60)의 동작시 이진판단회로(45)의 목표신호와 상기 합산부(35)의 출력신호에 의거하여 상기 필터 보정에 필요한 에러신호를 출력하는 덧셈회로(51), 상기 덧셈회로(51)의 에러신호와 기설정된 보정계수에 의거하여 보정필터계수를 제공하는 제1곱셈회로(52), 상기 제1곱셈회로(52)의 출력신호와 입력신호 및 상기 지연회로(15)의 지연신호에 의거하여 최적의 필터계수를 제공하는 최적필터 연산부(70)를 포함함으로써 의도적 방해자 또는 강한 노이즈가 있는 경우에도 최적의 복조가 가능한 효과가 있다.The present invention relates to a demodulation device of a spread spectrum system capable of optimal demodulation in data communication, and to solve this problem, a delay circuit (15) for delaying an input signal and a output delayed by the delay circuit (15) are multiplied. In the apparatus comprising a multiplication circuit (25a-25n), an adder (35) for normalizing the results multiplied by the multiplication circuit (25a-25n), and a binary determination circuit 45 for outputting the result in binary bits, The switching unit 60 performs a switching operation for convergence of filter coefficients based on the output signal from the binary determination circuit 45, and the target signal of the binary determination circuit 45 and the summation when the switching unit 60 operates. An adder circuit 51 for outputting an error signal necessary for the filter correction based on the output signal of the unit 35, and a correction filter coefficient based on an error signal of the adder circuit 51 and a preset correction coefficient. Multiplication circuit 52, the The optimum filter operation unit 70 provides an optimum filter coefficient based on the output signal and the input signal of the multiplication circuit 52 and the delay signal of the delay circuit 15. Optimal demodulation is possible.

Description

대역확산 시스템의 복조장치Demodulation device for spread spectrum system

제1도는 종래의 일예로서 적응신호처리 기술을 사용하지 않는 대역 확산 시스템의 PN 코드 복조장치의 구성도.1 is a configuration diagram of a PN code demodulation device of a spread spectrum system which does not use adaptive signal processing technology as an example of the related art.

제2도는 제1도를 설명하기 위한 파형도.2 is a waveform diagram for explaining FIG.

제3도는 종래의 다른 예로서 대역확산 시스템의 복조장치의 구성도.3 is a configuration diagram of a demodulation device of a spread spectrum system as another conventional example.

제4도는 제3도를 설명하기 위한 파형도.4 is a waveform diagram for explaining FIG.

제5도는 본 발명에 따른 대역확산 시스템의 복조장치의 구성도.5 is a block diagram of a demodulation device of a spread spectrum system according to the present invention.

제6(a)도 및 제6(b)도는 본 발명의 대역확산 시스템의 복조장치의 수행결과를 설명하기 위한 파형도.6 (a) and 6 (b) are waveform diagrams for explaining the performance results of the demodulation device of the spread spectrum system of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 지연회로 20a20n : 곱셈부10: delay circuit 20a 20n: multiplication part

35 : 덧셈회로 40 : 이진판단회로35: addition circuit 40: binary determination circuit

51 : 감산부 52 : 곱셈회로51: subtraction unit 52: multiplication circuit

60 : 스위칭부 70 : 최적필터 연산부60: switching unit 70: optimum filter calculation unit

본 발명은 대역확산 시스템의 복조장치에 관한 것으로, 특히 데이타 통신시, 의도적 방해자 또는 강한 노이즈가 있는 경우에도 최적의 복조가 가능하도록 한 최소평균제곱(Least Mean Square : LMS) 알고리즘을 이용한 대역확산 시스템의 복조장치에 관한 것이다.The present invention relates to a demodulation device for a spread spectrum system, and more particularly, a spread spectrum system using a least mean square (LMS) algorithm that enables optimal demodulation even in the presence of intentional disturbance or strong noise during data communication. It relates to a demodulation device of.

일반적으로, 대역확산 시스템에 있어서, 송신단계에서는 데이타 레이트가 R 비트/초의 데이타 신호를 코드 심볼 레이트(code symbol rate), Rp 칩(chip)/초(통상 코드 칩 레이트(code chip rate)라 지칭하는 확산코드(spreading code) 신호 또는 PN 코드에 곱하여 밴드대역(Band Width)으로 안테나를 통해 대역확산 시스템의 수신단으로 송출된다. 이때 통상 Rp 는 R 보다 수십배 이상 크게 설정된다.In general, in a spread spectrum system, a data signal having a data rate of R bits / second in a transmission step is referred to as a code symbol rate and an Rp chip / second (usually a code chip rate). The spreading signal is multiplied by a spreading code signal or a PN code and is transmitted to the receiving end of the spread spectrum system through an antenna in a band width, where Rp is usually set to several ten times larger than R.

대역확산 시스템의 수신단은 대역확산 시스템의 송신단으로부터 송출되는 확산코드 또는 PN 코드가 포함된 데이타 신호를 수신함과 동시에 수신단에서 보유하고 있는 확산코드 또는 PN 코드(송신단과 동일함)를 근거로 하여 원래의 데이타로 복원하게 된다.The receiving end of the spread spectrum system receives a data signal including a spreading code or a PN code transmitted from the transmitting end of the spread spectrum system, and at the same time, based on the spreading code or PN code (same as the transmitting end) held by the receiving end, The data will be restored.

제1도는 종래의 대역확산 시스템에서 사용되는 PN 코드 복조부의 블록 구성도로서, 지연회로(10), 곱셈회로(20), 덧셈회로(30) 및 이진판단회로(40)를 포함한다.FIG. 1 is a block diagram of a PN code demodulator used in a conventional spread spectrum system, and includes a delay circuit 10, a multiplication circuit 20, an addition circuit 30, and a binary determination circuit 40.

지연회로(10)는 각기 Tc(one chip duration)의 지연주기를 갖는 다수개의 직렬연결된 지연소자로 구성된다. 각각의 지연소자는 입력되는 확산신호를 Tc만큼 지연하여 다음단의 지연소자로 전달한다. 예로, 입력되는 확산신호가 (X_n,_m-1)일 때, 지연회로(10)내 각각의 지연소자는 각기 지연된 출력(X_n,_m-2; X_n,_m-3; ..., X_n,₀)을 생성한다. 여기에서, m 은 PN 코드길이를 의미하며, n 은 n 번째 심볼 주기를 의미한다. 예를 들면, X₁,_m-1; X₁,_m-2; X₁,_m-3; ..., X₁,₀은 1 번째 심볼이 PN 코드와 곱셈되어 확산된 신호를 의미하며, X_n,_m-1; X_n,_m-2; X_n,_m-3; ..., X_n,₀은 n 번째 심볼이 PN 코드와 곱셈되어 확산된 신호를 의미하는 것이다. 곱셈회로(20)는 다수개의 곱셈기(20a - 20n)로 구성되며, 각각의 곱셈기(20a20n)는 지연회로(10)내 각각의 지연소자로 입력되는 확산신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ..., X_n,₀)와 기설정된 확산코드 또는 PN 코드(C_m-1, C_m-2, C_m-3, C_m-4, ..., C₀)를 일대일로 곱셈한다. 이때, 기설정된 확산코드는 송신단의 확산코드와 동일한 값을 갖는다. 덧셈회로(30)는 각각의 곱셈기(20a20n)에 의해서 곱셈된 결과를 총합산하고, 이를 다시 m 으로 나누어 1/m 으로 정규화(normalization)한다. 이진판단회로(40)는 덧셈회로(30)에 의해서 연산된 결과를 1 또는 0 의 이진비트로 판단하여 송신단의 원래신호로서 출력한다.The delay circuit 10 is composed of a plurality of series connected delay elements each having a delay period of one chip duration (Tc). Each delay element delays the input spread signal by Tc and delivers it to the next delay element. For example, when the input spreading signal is (X _n , _m-1 ), each delay element in the delay circuit 10 has a delayed output (X _n , _m-2 ; X _n , _m-3 ; , X _n , ₀ ) Here, m means the PN code length, and n means the nth symbol period. For example, X ₁ , _m-1 ; X ₁ , _m-2 ; X ₁ , _m-3 ; ..., X ₁ , ₀ means a signal spread by the first symbol multiplied by the PN code, X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ..., X _n , ₀ means a signal in which the nth symbol is multiplied by the PN code and spread. The multiplication circuit 20 is composed of a plurality of multipliers 20a-20n, each multiplier 20a 20n) is a spread signal (X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ..., X _n , ₀ ) input to each delay element in the delay circuit 10. A predetermined spreading code or PN code (C _m-1 , C _m-2 , C _m-3 , C _m-4 , ..., C ₀ ) is multiplied one-to-one. At this time, the predetermined spreading code has the same value as the spreading code of the transmitter. The addition circuit 30 is each multiplier 20a The results multiplied by 20n) are summed up and divided by m and normalized to 1 / m. The binary determination circuit 40 judges the result calculated by the addition circuit 30 as a binary bit of 1 or 0 and outputs it as an original signal of the transmitting end.

상술한 구성을 갖는 제1도의 대역확산 시스템의 PN 코드 복조부는 PN 동기가 이미 맞추어져 있다고 가정하고 제2도의 주파수 대역별로 구분된 파형도를 참조하여 설명하면 다음과 같다.The PN code demodulation unit of the spread spectrum system of FIG. 1 having the above-described configuration will be described below with reference to waveform diagrams classified according to frequency bands of FIG. 2, assuming that PN synchronization is already aligned.

제2(a)도와 같은 협대역 잡음이 없는 신호가 채널을 통해 수신되면, PN 코드 복조부에 의해 제2(b)도와 같은 형태의 신호로 복조되며, 제2(c)도와 같이 협대역 잡음이 있는 신호가 수신되면, 제2(d)도와 같은 형태의 신호로 복조된다. 즉, 잡음신호가 확산(spreading)되기는 하나, 잡음신호의 파워가 커지게 되면, 대역확산 복조후에도 비교적 큰 잡음이 남게된다.When a signal without narrowband noise as shown in FIG. 2 (a) is received through a channel, the signal is demodulated by the PN code demodulator into a signal as shown in FIG. 2 (b), and as shown in FIG. When this signal is received, it is demodulated into a signal of the form shown in FIG. That is, although the noise signal is spreading, when the power of the noise signal increases, relatively large noise remains even after spread spectrum demodulation.

이와 반대로, 제2(e)도와 같은 강한 협대역 잡음(narrowband noise)을 갖는 신호가 채널을 통해 수신되면, PN 코드 복조부에 의해 제2(f)도와 같은 형태의 신호로 대역확산 복조되기 때문에, 비트 에러율(bit error rate : BER)이 높아져 원하는 비트 에러율을 만족하지못하여 송ㆍ수신 자체가 불가능하게 된다.On the contrary, when a signal having strong narrowband noise, such as the second (e) diagram, is received through the channel, it is spread by the PN code demodulator to a signal of the form of the second (f) diagram. As a result, the bit error rate (BER) is increased so that the desired bit error rate is not satisfied and transmission / reception itself is impossible.

제3도는 종래의 다른 실시예로서 별도의 적응신호처리 기술을 사용하는 대역확산 시스템의 구성도로서, 제1도와 동일한 구성을 갖는 대역확산 복조회로(80)의 전단에 적응신호 처리회로(70)가 배치된다. 이러한 구성에 있어서, 대역확산 복조와는 별도로 적응신호 처리를 하기 때문에 적은 신호 처리회로 동작시에는 PN 동기가 맞추어져 있다고 가정할 필요는 없다.3 is a configuration diagram of a spread spectrum system using a separate adaptive signal processing technique according to another exemplary embodiment, and an adaptive signal processing circuit 70 at the front end of the spread spectrum demodulation circuit 80 having the same configuration as that of FIG. ) Is placed. In such a configuration, since adaptive signal processing is performed separately from spread spectrum demodulation, it is not necessary to assume that the PN synchronization is synchronized during operation of a small signal processing circuit.

예컨데, 제4(a)도와 같은 강한 협대역 잡음이 존재하는 신호가 수신되면, 제4(b)도와 같은 형태로서 적응신호 처리회로(70)를 이용하여 협대역 잡음이 제거된 신호(제4(c)도 참조)를 구하게된다. 그리고, 협대역 잡음이 제거된 신호를 근거로 하여 대역확산 복조 회로(80)에 의해 대역확산 복조를 수행하여 제4(d)도에 도시된 바와 같은 신호를 생성한다.For example, when a signal in which strong narrowband noise exists as shown in FIG. 4 (a) is received, a signal in which narrowband noise is removed using the adaptive signal processing circuit 70 as shown in FIG. (see also (c)). Then, the spread spectrum demodulation is performed by the spread spectrum demodulation circuit 80 on the basis of the signal from which the narrow band noise has been removed to generate a signal as shown in FIG. 4 (d).

제1도에 예시된 PN 코드를 이용한 대역확산 복조부는 의도적 방해자 또는 기타 요인으로 인하여 송신파워의 수십배 이상에 해당되는 강한 협대역 잡음신호를 수신하는 경우에는 통신이 불가능하게 된다. 이것은 잡음신호 파워가 프로세싱(processing) 이득(Gp= Rp/R)보다 상대적으로 커지게 되면, 원하는 비트 에러율을 만족시킬 수 없기 때문이다.The spread spectrum demodulator using the PN code illustrated in FIG. 1 becomes incapable of communicating when a strong narrowband noise signal corresponding to several tens of times the transmission power is caused by an intentional interrupter or other factors. This is because when the noise signal power becomes relatively larger than the processing gain (Gp = Rp / R), it cannot satisfy the desired bit error rate.

한편, 제3도에 예시된 복조부는 확산된 데이타 신호로부터 협대역 잡음을 제거하기 위하여 적응신호처리부를 사용한 복조장치이다. 그러나, 통상 칩코드율이 심볼코드율보다 수십배 이상 크게 나타나기 때문에, 이러한 복조장치는 칩코드율(또는, 확산코드율 Rp)로 고속 동작하는 회로를 필요로 한다.Meanwhile, the demodulator illustrated in FIG. 3 is a demodulator using an adaptive signal processor to remove narrowband noise from the spread data signal. However, since the chip code rate usually appears several orders of magnitude larger than the symbol code rate, such a demodulation device requires a circuit that operates at high speed at the chip code rate (or spreading code rate Rp).

그러므로, 본 발명은 데이타 통신시, 의도적 방해자 또는 강한 노이즈가 있는 경우에도 적응적으로 최적의 복조가 가능한 대역확산 시스템의 복조장치를 제공하는 것을 그 목적으로 한다.Therefore, an object of the present invention is to provide a demodulation device of a spread spectrum system capable of adaptively demodulating even when there is an intentional disturbance or strong noise during data communication.

상술한 목적을 달성하기 위한 본 발명에 따른 대역확산 시스템의 복조장치는 종래 기술의 PN 코드를 사용하는 대신 적응신호처리 방식인 최소 평균 제곱(LMS : Leaset Mean Square)알고리즘을 이용함으로써 성취될 수 있다.A demodulation device for a spread spectrum system according to the present invention for achieving the above object can be achieved by using a Least Mean Square (LMS) algorithm, which is an adaptive signal processing method, instead of using a PN code of the prior art. .

LMS 알고리즘을 이용한 본 발명의 대역확산 시스템의 복조장치는: 다수개의 지연소자들(Tc)로 구성되며, 각각의 지연소자는 입력신호(X_n,_m-1)를 순차적으로 지연하여 지연된 신호(X_n,_m-2; X_n,_m-3; .., X_n,₀)를 출력하는 지연회로; 에러신호(e_n)와 기설정된 보정계수(U)를 곱셈하여 필터계수 보정값을 생성하는 곱셈수단; 상기 필터계수 보정값과 상기 지연된 신호(X_n,_m-2; X_n,_m-3; .., X_n,₀)를 이용하여 최적 필터계수를 생성하는 최적 필터연산부로서, 상기 최적 필터연산부는, 상기 지연신호(X_n,_m-1; X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)와 상기 곱셈수단의 필터계수 보정값을 각기 곱셈하여 보정 필터계수를 생성하는 곱셈부, 상기 곱셈부로부터 제공된 각각의 보정 필터계수와 지연된 최적 필터계수를 각기 가산하여 갱신된 최적의 필터계수를 생성하는 덧셈부, 상기 갱신된 최적의 필터계수를 지연시켜 상기 지연된 최적 필터계수를 생성하는 지연부, 상기 지연부에 의해 지연된 최적 필터계수와 상기 지연신호(X_n,_m-1; X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)를 각기 곱셈하는 곱셈회로를 구비하며; 상기 각각의 곱셈부의 출력을 합산하여 합산된 출력신호(y_n)를 생성하는 합산부; 상기 합산부의 출력신호(y_n)를 원래 데이터 신호로 복원하는 이진판단회로; 상기 이진판단회로로부터의 출력신호에 따라 상기 최적 필터계수를 구하기 위한 기준신호(b_n)와 상기 합산부의 출력 신호(y_n)간의 에러신호(e_n)를 생성하는 감산부; 상기 감산부의 에러신호(e_n)를 기설정 보정계수(U)를 곱셈하여 상기 보정필터계수를 생성하는 곱셈회로를 포함하는 것을 특징으로 한다.The demodulation device of the spread spectrum system of the present invention using the LMS algorithm comprises: a plurality of delay elements (Tc), each delay element sequentially delaying the input signal (X _n , _m-1 ) delayed signal ( a delay circuit for outputting a _{.., X n, 0);} X n, m-2; X n, m-3; Multiplication means for generating a filter coefficient correction value by multiplying the error signal (e _n ) by a predetermined correction coefficient (U); An optimum filter operation unit which generates an optimum filter coefficient by using the filter coefficient correction value and the delayed signal (X _n , _m-2 ; X _n , _m-3 ;., X _n , ₀ ) Is a filter coefficient of the delay signal (X _n , _m-1 ; X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , ₀ ) and the multiplication means. A multiplier for generating a correction filter coefficient by multiplying the correction values separately, an adder for generating an updated optimal filter coefficient by adding each correction filter coefficient and a delayed optimal filter coefficient provided from the multiplier, and the updated optimum A delay unit for generating the delayed optimal filter coefficients by delaying the filter coefficients of the filter coefficients, the optimum filter coefficients delayed by the delay unit and the delayed signals (X _n , _m-1 ; X _n , _m-1 ; X _n , _{m −); 2} ; X _n , _m-3 ; ...; X _n , ₀ ), respectively; An adder configured to add the outputs of the respective multipliers to generate a summed output signal y _n ; A binary determination circuit for restoring the output signal y _n of the adder to an original data signal; A subtraction unit for generating an error signal (e _n ) between a reference signal (b _n ) for obtaining the optimum filter coefficient and an output signal (y _n ) of the summation unit according to the output signal from the binary determination circuit; And a multiplication circuit for generating the correction filter coefficient by multiplying the error signal (e _n ) by the subtraction unit by a preset correction coefficient (U).

이하, 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제5도는 상술한 LMS 방법을 이용하여 구현된 대역확산 시스템의 복조장치의 블록 구성도를 도시한다.5 is a block diagram of a demodulation device of a spread spectrum system implemented using the LMS method described above.

먼저, 본 기술분야에서 잘 알려진 바와 같이, 대역 확산 시스템의 복조장치에서, 입력신호를 원신호로의 복조를 수행할 때, 시스템에 제공되는 기준신호(b_n)와 시스템에서 생성되는 출력신호(y_n)간의 차에 의해 에러신호(e_n)가 발생한다. 따라서, 복조 장치에서는 기준신호(b_n)와 출력신호(y_n)간의 오차신호(e_n)의 함수값을 최소화하는 최적한 필터계수(W_n)를 조정하는 작업이 반복적으로 이루어진다. 이와 같이 필터계수(W_n)를 반복적으로 갱신함으로써 복조장치의 출력신호(y_n)를 기준신호(b_n)와 같아지게 하는 것이다. 이러한 최적 필터 계수(W_n)를 구하는 방법중의 하나로서 위너필터(Wiener Filter) 알고리즘이 제시되어 있다. 위너 필터 알고리즘은 에러신호(e_n)에 대한 제곱의 평균을 최소화하는 최소평균제곱에러(MMSE : Minimum Mean Square Error)를 계산함으로써 최적한 필터계수를 구하는 것이다. 그러나, 위너 필터 알고리즘은 입력신호의 통계적 특성을 알 수 있는 경우에 적용이 가능하며, 본 발명에서와 같이 입력신호의 통계적 특성을 알 수 없는 시스템에는 적용될 수 없다. 따라서, 본 발명에서는 적응적 신호 처리 방식의 최소평균제곱(LMS) 알고리즘을 이용하여 제5도와 같은 구성으로 구현하여 위너 필터 알고리즘에 의해 계산될 수 있는 최적 필터계수를 구하는 것이다. 이것은 LMS 알고리즘의 이론에 따라 기준신호(y_n)와 출력신호(b_n)간의 에러신호(e_n=b_n-y_n)에 대한 제곱의 앙상블 평균, 즉 E[(b_n-y_n)²]이 위너 필터 알고리즘의 MMSE에 수렴하며, 각 필터계수(W_n)의 앙상블 평균, 즉 E[W_n]은 위너필터 알고리즘에 의해 계산될 수 있는 최적필터 계수에 수렴한다는 특성에 기인한 것이다.First, as is well known in the art, in a demodulation device of a spread spectrum system, when demodulating an input signal into an original signal, a reference signal b _n provided to the system and an output signal generated in the system ( An error signal e _n is generated due to the difference between y _n ). Therefore, in the demodulation device, an operation of repeatedly adjusting the optimum filter coefficient W _n for minimizing the function value of the error signal e _n between the reference signal b _n and the output signal y _n is performed. By repeatedly updating the filter coefficient W _{n in} this manner, the output signal y _n of the demodulator is equal to the reference signal b _n . As one of the methods for obtaining the optimum filter coefficient W _n , a Wiener filter algorithm is proposed. The Wiener filter algorithm calculates an optimal filter coefficient by calculating a minimum mean square error (MMSE) that minimizes the mean of the squares of the error signals e _n . However, the Wiener filter algorithm can be applied when the statistical characteristics of the input signal can be known, and cannot be applied to a system in which the statistical characteristics of the input signal are unknown as in the present invention. Therefore, the present invention implements the configuration as shown in FIG. 5 using the least mean square (LMS) algorithm of the adaptive signal processing method to obtain an optimal filter coefficient that can be calculated by the Wiener filter algorithm. This reference signal (y _n) and output signal (b _n) error signal _{(e n = b n -y n} ) the ensemble average, i.e. E [(b _n -y _n) of the squares of the in accordance with the theory between the LMS algorithm ² ] converges to the MMSE of the Wiener filter algorithm, and the ensemble mean of each filter coefficient (W _n ), that is, E [W _n ], converges to the optimal filter coefficient that can be calculated by the Wiener filter algorithm. .

제5도에 도시된 바와 같이, 본 발명의 대역확산 시스템의 복조 장치는 지연회로(15), 최적필터 연산부(70), 합산부(35), 이진판단회로(45), 감산부(51), 곱셈회로(52), 스위칭부(60)를 포함한다.As shown in FIG. 5, the demodulation device of the spread spectrum system of the present invention includes a delay circuit 15, an optimum filter calculation unit 70, an adder 35, a binary determination circuit 45, and a subtractor 51. , A multiplication circuit 52, and a switching unit 60.

지연회로(15)는 (m-1)개의 지연소자들(Tc)로 구성되며, 각각의 지연소자는 입력신호(X_n,_m-1)를 순차적으로 지연하여 지연된 신호(X_n,_m-2; X_n,_m-3; .., X_n,₀)를 출력한다.The delay circuit 15 is composed of (m-1) delay elements Tc, and each delay element sequentially delays the input signals X _n and _m-1 to delay the signals X _n and _{m−. 2} ; X _n , _m-3 ; .., X _n , ₀ )

최적필터 연산부(70)는 곱셈회로(52)의 출력과, 입력신호 및 지연신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; X_n,₀)를 각각 곱셈하는 m 개의 곱셈부(71a71n)와, 상기 곱셈부(71a71n)의 출력과 필터계수(W_n,_m-1; ..; W_n,₀)를 덧셈하여 얻어지는 최적의 필터계수를 곱셈부(25a25n)로 제공하는 m 개의 덧셈부(72a72n)와, 상기 덧셈부(72a72n)의 최적의 필터계수를 소정시간지연 후 상기 덧셈부(72a72n)로 제공하는 m 개의 지연소자(Tb)를 갖는 지연부(73a73n)로 구성된다.The optimum filter operation unit 70 outputs the output of the multiplication circuit 52, the input signal and the delay signal X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; X _n , ₀ , respectively. M multiplying parts (71a) 71n and the multiplier 71a. 71n) and the optimum filter coefficient obtained by adding the filter coefficients (W _n , _m-1 ;. ;; W _n , ₀ ) M adders 72a provided by 25n) 72n and the adder 72a The adder 72a after a predetermined time delay of an optimum filter coefficient of 72n) Delay section 73a having m delay elements Tb provided to 72n) 73n).

덧셈부(35)는 각각의 덧셈부(72a72n)의 출력을 가산하여 가산된 결과를 덧셈회로(51) 및 이진 판단회로(45)로 제공한다.The adder 35 is each adder 72a. The output of 72n) is added to provide the added result to the addition circuit 51 and the binary determination circuit 45.

이진판단회로(45)는 덧셈부(35)의 출력신호(y_n)를 1 또는 0 의 이진비트로 판단하여 송신단에서 송출된 원래 데이터 신호로 복원하여 출력한다.The binary determination circuit 45 determines the output signal y _n of the adder 35 as a binary bit of 1 or 0, restores the original data signal transmitted from the transmitter, and outputs it.

스위칭부(60)는 이진판단회로(45)의 출력신호가 훈련 코드(Training Sequence)(송신단과 수신단 서로간의 약속에 의해 주고 받는 동일한 코드)이면, 스위칭부(60)의 스위치단은 접점(a)로 절환상태를 유지하며, 이와 달리, 훈련코드 이후의 데이타 또는 심볼인 경우에는 접점(b)로 절환상태를 유지하는 동작을 수행한다.When the output signal of the binary judging circuit 45 is a training sequence (the same code transmitted and received by an appointment between the transmitting end and the receiving end), the switching end of the switching unit 60 is the contact point (a). ), And in the case of data or symbols after the training code, the switching state is maintained at the contact point (b).

한편, 감산부(51)는 스위칭부(60)의 스위칭 동작에 의해서 이진판단회로(45)로부터 출력되는 기준신호(b_n)와 합산부(35)의 출력신호(y_n)에 의거하여 필터 계수보정에 필요한 에러신호(e_n)를 후술하는 곱셈회로(52)로 제공한다.Meanwhile, the subtractor 51 filters the filter based on the reference signal b _n output from the binary determination circuit 45 and the output signal y _n of the adder 35 by the switching operation of the switching unit 60. The error signal e _n necessary for coefficient correction is provided to the multiplication circuit 52 described later.

곱셈회로(52)는 감산부(51)의 에러신호(e_n)와 기설정된 보정계수(U)를 곱셈하여 보정필터계수를 생성하며, 생성된 보정필터계수를 후술하는 최적필터 연산부(70)의 곱셈부(71a71n)로 제공한다.The multiplication circuit 52 generates a correction filter coefficient by multiplying the error signal e _n of the subtraction unit 51 by a preset correction coefficient U, and an optimum filter operation unit 70 which describes the generated correction filter coefficient later. Multiply by (71a 71n).

상기와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above in detail as follows.

우선, 대역확산 복조방식에서 수신신호로부터 PN 동기신호를 검출하는 것은 기존의 방법을 사용한다. 즉, PN 동기화가 이루어지면, PN 코드를 필터 계수의 초기값으로 하여 적응신호 처리 기능을 갖는 복조장치(제5도)를 가동시킨다.First, in the spread spectrum demodulation method, a PN synchronization signal is detected from a received signal using a conventional method. That is, when PN synchronization is made, the demodulator (FIG. 5) having the adaptive signal processing function is started with the PN code as the initial value of the filter coefficients.

이에 따라, 각 심볼 주기마다 필터 계수가 다음과 같이 변경된다. n 번째 심볼 구간을 예를 들어 설명하면, 수신단으로부터 수신된 한 심볼 주기(n 번째 심볼구간)에 해당하는 입력신호(X_n,_m-1)가 지연회로(15)에 입력되면, 각각의 지연소자(Tc)를 통해 단계적으로 지연된다. 이때, 입력신호(X_n,_m-1)와 지연회로(15)내 각각의 지연소자(Tc)에 의해 지연된 신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)는 각기 대응하는 곱셈부(25a25n)와 최적필터 연산부(70)의 곱셈부(71a71n)로 제공된다.Accordingly, the filter coefficient is changed as follows for each symbol period. For example, the n-th symbol period is described. When an input signal X _n , _m-1 corresponding to one symbol period (n-th symbol period) received from the receiving end is input to the delay circuit 15, each delay There is a stepwise delay through the element Tc. At this time, the signals X _n , _m-1 ; X _n , _m-2 ; X _n , _m- delayed by the input signals X _n , _m-1 and the respective delay elements Tc in the delay circuit 15. ₃ ; ...; X _n , ₀ respectively correspond to the corresponding multipliers 25a 25n) and the multiplication unit 71a of the optimum filter operation unit 70. 71n).

최적필터 연산부(70)에서, 각각의 곱셈부(71a71n)는 입력신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)와 곱셈회로(52)로부터 제공된 필터 보정값을 각기 곱셈하여 보정 필터계수를 생성하고, 생성된 보정 필터계수를 각기 대응하는 곱셈부(72a72n)에 제공한다.In the optimum filter calculating section 70, each multiplication section 71a 71n) _{multiplies the} input signal X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , ₀ and the filter correction value provided from the multiplication circuit 52, respectively. To generate the correction filter coefficients, and multiply each of the generated correction filter coefficients 72a. 72n).

각각의 덧셈부(72a72n)는 대응하는 곱셈부(71a71n)로부터 제공된 보정 필터계수와 지연부(73a73n)에 의해 지연된 최적 필터계수(W_n,_m-1; ..; W_n,₀)를 각기 가산하여 새로운 최적의 필터계수를 생성한다. 각각의 덧셈부(72a72n)에 의해 생성된 최적 필터계수는 대응하는 지연부(73a73n)를 거쳐 소정시간(한 심볼주기)만큼 지연된 다음 곱셈부(25a25n)로 제공된다. 또한, 지연부(73a73n)에 의해지연된 최적 필터계수는 다음번째 심볼 주기의 신호에 대한 필터계수의 보정을 위하여 다시 덧셈부(72a72n)로 제공된다.Each adder 72a 72n is the corresponding multiplier 71a. Correction filter coefficient and delay unit 73a provided from 71n) A new optimum filter coefficient is generated by adding the optimum filter coefficients (W _n , _m-1 ;.; W _n , ₀ ) delayed by 73n). Each adder 72a The optimum filter coefficient generated by 72n is the corresponding delay unit 73a. Delayed by a predetermined time (one symbol period) via 73n, and then multiplier 25a 25n). In addition, the delay unit 73a The optimum filter coefficient delayed by 73n) is added to the adder 72a to correct the filter coefficient for the signal of the next symbol period. 72n).

각각의 곱셈부(25a25n)는 상술한 입력신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,0)와 지연부(73a73n)에 의해 지연된 최적 필터계수를 각기 곱셈하여 그 결과를 합산부(35)로 제공한다.Each multiplier 25a 25n) includes the above-described input signals X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , 0 and the delay unit 73a. The optimum filter coefficient delayed by 73n) is respectively multiplied and provided to the adder 35.

합산부(35)는 각각의 곱셈부(25a25n)의 곱셈 결과들을 합산하고, 합산한 결과를 다시 m 으로 나눈다음 1/m 으로 정규화 또는 평균화한 출력신호(y_n)를 이진판단회로(45)와 감산부(51)로 제공한다.The adder 35 is each multiplier 25a. The multiplication results of 25n) are added, the summation result is divided again by m, and the output signal y _n normalized or averaged to 1 / m is provided to the binary determination circuit 45 and the subtraction part 51.

이 과정은 하기 수학식 1로 표현될 수 있다.This process may be represented by Equation 1 below.

이진판단회로(45)는 합산부(35)로부터의 출력신호(y_n)를 1 또는 0 의 이진 비트로 판단하여 송신단에서 전송된 원래 데이터 신호로 복원하여 출력한다. 또한, 이진판단회로(45)에 의해 복원된 데이터 신호는 스위칭부(60)로 제공된다.The binary determination circuit 45 determines the output signal y _n from the adder 35 as a binary bit of 1 or 0, restores the original data signal transmitted from the transmitter, and outputs it. In addition, the data signal restored by the binary determination circuit 45 is provided to the switching unit 60.

스위칭부(60)는 이진판단회로(45)의 출력신호를 판단하여, 이진판단회로(45)의 출력신호가 훈련 코드(Training Sequence)(송신단과 수신단 서로간의 약속에 의해 주고 받는 동일한 코드)이면, 스위칭부(60)의 스위치단을 접점(a)로 연결하며, 이와 달리, 훈련코드 이후의 데이타 또는 심볼인 경우에는 접점(b)로 절환상태를 유지한다. 따라서, 스위칭부(60)로 수신되는 신호가 훈련코드 이면, 스위칭부(60)는 그 스위치를 접점(a)으로 절환함으로써 훈련코드를 기준신호(b_n)로서 감산부(51)로 제공하며, 훈련코드 가 끝나면, 스위칭부(60)는 그 스위치를 접점(b)으로 절환함으로써 이진판단회로(45)의 출력을 감산부(51)로 전달하지 않는다.The switching unit 60 judges the output signal of the binary determination circuit 45, and if the output signal of the binary determination circuit 45 is a training code (the same code transmitted and received by an appointment between the transmitter and the receiver), In addition, the switch terminal of the switching unit 60 is connected to the contact a. In contrast, in the case of data or symbols after the training code, the switching state is maintained in the contact b. Accordingly, if the signal received by the switching unit 60 is a training code, the switching unit 60 switches the switch to the contact point a to provide the training code as the reference signal b _n to the subtraction unit 51. , After the training code, the switching unit 60 does not transfer the output of the binary determination circuit 45 to the subtraction unit 51 by switching the switch to the contact point (b).

이에 따라, 감산부(51)는 스위칭부(60)로부터 출력되는 기준신호(b_n)와 상술한 합산부(35)에 의해 생성된 출력신호(y_n)를 감산하여 에러신호(e_n)를 생성한다.Accordingly, the subtractor 51 subtracts the reference signal b _n output from the switching unit 60 and the output signal y _n generated by the adder 35 described above to thereby output an error signal e _n . Create

감산기(51)에서 수행되는 과정은 하기 수학식 2로 표현될 수 있다.The process performed by the subtractor 51 may be represented by Equation 2 below.

감산부(51)에 의해 생성된 에러신호(e_n)는 곱셈회로(52)로 출력되며, 이에 따라 곱셈회로(52)는 감산부(51)의 에러신호(e_n)와 기설정된 보정계수(U)를 곱셈하여 필터 보정값을 생성한다. 상술한 곱셈회로(52)에서 생성되는 필터 보정값을 하기 수학식 3으로 표현될 수 있다.The error signal e _n generated by the subtractor 51 is output to the multiplication circuit 52. As a result, the multiplication circuit 52 outputs an error signal e _n of the subtraction unit 51 and a preset correction coefficient. Multiply (U) to produce filter correction. The filter correction value generated by the multiplication circuit 52 described above may be expressed by Equation 3 below.

상기 수학식 3에서, X_n은 입력신호의 열벡터[X_n,₀, X_n,₁, ..., X_n,_m-1]를 나타낸다.In Equation 3, X _n represents a column vector [X _n , ₀ , X _n , ₁ , ..., X _n , _m-1 ] of the input signal.

그 다음, 곱셈회로(52)에 의해 생성된 필터 보정값은 최적필터 연산부(70)의 각각의 곱셈부(71a71n)로 제공된다.Then, the filter correction value generated by the multiplication circuit 52 is applied to each multiplier 71a of the optimum filter calculation unit 70. 71n).

따라서, 최적필터 연산부(70)에서는 각각의 곱셈부(71a71n)에 의해 지연부(15)로의 입력신호 및 지연된 신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)와 곱셈회로(52)로부터 제공되는 필터 보정값(UX_ne_n)을 각기 곱셈하여 보정된 필터계수(W_n)를 생성하게 되며, 각각의 덧셈부(72a72n)는 대응하는 곱셈부(71a71n)로부터 제공된 보정된 필터계수와 지연부(73a73n)에 의해 지연된 최적 필터계수를 가산하여 최적의 필터계수(W_n+1)를 생성한다. 각각의 덧셈부(72a72n)에 의해 수행되는 과정은 하기 수학식 4와 같이 표현될 수 있다.Therefore, each of the multiplication units 71a in the optimum filter operation unit 70 71n) input signal to delay section 15 and delayed signal (X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , ₀ ) and multiplication circuit ( Each filter correction value (UX _n e _n ) provided from 52 is multiplied to generate a corrected filter coefficient (W _n ), and each adder (72a) 72n is the corresponding multiplier 71a. Corrected filter coefficient and delay unit 73a provided from 71n) The optimal filter coefficient delayed by 73n) is added to generate an optimal filter coefficient W _{n + 1} . Each adder 72a The process performed by 72n) may be expressed as Equation 4 below.

상기 수학식 3에서 생성된 W_n+1은 지연부(73a73n)에 의해 지연되어, 다음번(n+1) 심볼 주기의 지연된 최적 필터계수로서 사용된다.W _{n + 1} generated by Equation 3 is a delay unit 73a. 73n), and is used as the delayed optimal filter coefficient of the next (n + 1) symbol period.

이후, 각각의 곱셈부(25a25n)에 의해 상술한 입력신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)와 지연부(73a73n)에 의해 지연된 최적 필터계수가 각기 곱셈되고, 합산부(35)에 의해 각각의 곱셈부(25a25n)의 곱셈 결과들이 합산되어 평균화된다. 결과적으로, 곱셈기들(71a71n; 25a25n)과 합산기(51)의 연산에 의해 에러신호(e_n)들의 제곱에 대한 평균(즉, E[(b_n-y_n)²]이 구해지며, 이 값은 위너 필터 알고리즘에서 MMSE와 동일한 결과를 나타낸다.Then, each multiplier 25a 25n) and the input signal X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , ₀ and the delay unit 73a. The optimum filter coefficients delayed by 73n) are respectively multiplied, and each multiplier 25a is added by the adder 35. The multiplication results of 25n) are summed and averaged. As a result, multipliers 71a 71n; 25a 25n) and the calculator 51 calculate an average of the squares of the error signals e _n (that is, E [(b _n -y _n ) ² ], which is determined by the MMSE in the Wiener filter algorithm. Shows the same result.

따라서, 제5도에 도시되고, 상술한 수학식 1내지 4를 만족하는 최소평균 제곱(LMS) 알고리즘을 구현한 회로를 이용하여 위너 필터의 최적필터 계수에 수렴하는 필터 계수를 얻을 수 있고, 대역 확산 복조시, 최적의 복조를 할 수 있다.Accordingly, filter coefficients converged to the optimal filter coefficients of the Wiener filter can be obtained by using a circuit implementing the least mean square (LMS) algorithm shown in FIG. 5 and satisfying Equations 1 to 4 described above. At the time of diffusion demodulation, optimal demodulation can be performed.

제6(a)도에 있어서, 에러 신호에 대한 제곱의 평균(MSE)값이 위너필터의 최소평균 제곱에러(MMSE)에 수렴하는 과정을 나타낸 것으로, 직선(62)은 위너필터의 계산된 최소 평균제곱에러를 의미하고, 곡선(64)은 본 발명에 따른 제5도의 반복적인 필터계수 보정에 따라 위너필터의 계산된 최소 평균제곱에러에 점차 수렴해가는 필터계수를 나타낸다. 또한, 제6(b)도에서, 직선(66)은 종래 기술의 대역 복조 방식에 의해 생성된 비트 에러율을 나타내고, 곡선(68)은 본 발명의 LMS 알고리즘을 이용한 복조 방식에 의해 생성되는 비트 에러율을 나타내는 도면으로, 본 발명에 따라 비트 에러율이 종래 기술에 비하여 상당히 향상되는 것을 알 수 있다.In FIG. 6 (a), the mean square of the error signal (MSE) converges to the minimum mean square error (MMSE) of the Wiener filter, and the straight line 62 represents the calculated minimum of the Wiener filter. Mean square error, curve 64 represents a filter coefficient that gradually converges to the calculated minimum mean square error of the Wiener filter according to the iterative filter coefficient correction of FIG. 5 according to the present invention. Further, in FIG. 6 (b), the straight line 66 shows the bit error rate generated by the band demodulation scheme of the prior art, and the curve 68 shows the bit error rate generated by the demodulation scheme using the LMS algorithm of the present invention. According to the present invention, it can be seen that the bit error rate is significantly improved compared with the prior art.

이상에서 설명한 바와 같이 본 발명은 협대역 잡음을 적응신호처리 과정을 통해 의도적 방해 신호를 제거하여 최적의 복조가 가능하며, 비트 에러율을 대폭 향상시킬 수 있다.As described above, the present invention enables the optimal demodulation by removing the intentional interference signal through the narrowband noise through an adaptive signal processing process, and can significantly improve the bit error rate.

또한, 본 발명은 종래 기술에서 고속의 적응신호처리 회로를 구성하지 않고도 대역확산 수신부와 적응신호처리부를 통합함으로써 심볼 레이트로 동작하는 적응 신호처리부를 간단히 구성할 수 있다.In addition, the present invention can easily configure an adaptive signal processing unit operating at a symbol rate by integrating the spread spectrum receiving unit and the adaptive signal processing unit without configuring a high speed adaptive signal processing circuit in the prior art.

Claims (1)

대역확산 시스템의 복조 장치에 있어서, 다수개의 지연소자들(Tc)로 구성되며, 각각의 지연소자는 입력신호(X_n,_m-1)를 순차적으로 지연하여 지연된 신호(X_n,_m-2; X_n,_m-3; .., X_n,₀)를 출력하는 지연회로(15); 에러신호(e_n)와 기설정된 보정계수(U)를 곱셈하여 필터계수 보정값을 생성하는 곱셈수단(52); 상기 필터계수 보정값과 상기 지연된 신호(X_n,_m-2; X_n,_m-3; .., X_n,₀)를 이용하여 최적 필터계수를 생성하는 최적 필터연산부(70)로서, 상기 최적 필터연산부(70)는, 상기 지연신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)와 상기 곱셈수단(52)의 필터계수 보정값을 각기 곱셈하여 보정 필터계수를 생성하는 곱셈부(71a71n); 상기 곱셈부(71a71n)로부터 제공된 각각의 보정 필터계수와 지연된 최적 필터계수를 각기 가산하여 갱신된 최적의 필터계수를 생성하는 덧셈부(72a72n); 상기 갱신된 최적의 필터계수를 지연시켜 상기 지연된 최적 필터계수를 생성하는 지연부(73a73n); 상기 지연부(73a73n)에 의해 지연된 최적 필터계수와 상기 지연신호(X_n,_m-1; X_n,_m-2; X_n,_m-3; ...; X_n,₀)를 각기 곱셈하는 곱셈회로(25a25n)를 구비하며; 상기 각각의 곱셈부(25a25n)의 출력을 합산하여 합산된 출력신호(y_n)를 생성하는 합산부(35); 상기 합산부(35)의 출력신호(y_n)를 원래 데이터 신호로 복원하는 이진판단회로(40); 상기 이진판단회로(45)로부터의 출력신호에 따라 상기 최적 필터계수를 구하기 위한 기준신호(b_n)와 상기 합산부(35)의 출력 신호(y_n)간의 에러신호(e_n)를 생성하는 감산부(51); 상기 감산부(51)의 에러신호(e_n)를 기설정 보정계수(U)를 곱셈하여 상기 보정 필터계수를 생성하는 곱셈회로(52)를 포함하는 것을 특징으로 하는 대역확산 시스템의 복조장치.A demodulation device of a spread spectrum system, comprising a plurality of delay elements (Tc), each delay element delays the input signal (X _n , _m-1 ) sequentially delayed signal (X _n , _m-2) A delay circuit 15 for outputting X _n , _m-3 ;., X _n , ₀ ; Multiplication means 52 for generating a filter coefficient correction value by multiplying the error signal e _n with a preset correction coefficient U; An optimum filter operation unit 70 for generating an optimum filter coefficient by using the filter coefficient correction value and the delayed signals (X _n , _m-2 ; X _n , _m-3 ;., X _n , ₀ ), wherein The optimum filter operation unit 70 may include the delay signals X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ;..., X _n , ₀ and the multiplication means 52. A multiplier 71a for multiplying each filter coefficient correction value to produce a correction filter coefficient. 71n); The multiplier 71a An adder 72a that adds each correction filter coefficient and the delayed optimal filter coefficient provided from 71n) to produce an updated optimal filter coefficient. 72n); A delay unit 73a for delaying the updated optimal filter coefficient to generate the delayed optimal filter coefficient 73n); The delay unit 73a A multiplication circuit for multiplying the optimum filter coefficient delayed by 73n and the delay signals X _n , _m-1 ; X _n , _m-2 ; X _n , _m-3 ; ...; X _n , ₀ 25a 25n); The respective multipliers 25a An adder 35 for summing the outputs of 25n) to generate a summed output signal y _n ; A binary determination circuit 40 for restoring the output signal y _n of the adder 35 to the original data signal; Generating an error signal (e _n ) between the reference signal (b _n ) for obtaining the optimal filter coefficient and the output signal (y _n ) of the adder (35) according to the output signal from the binary determination circuit (45). A subtraction unit 51; And a multiplication circuit (52) for generating the correction filter coefficient by multiplying the error signal (e _n ) of the subtractor (51) by a preset correction coefficient (U).