KR100208480B1 - Decoding apparatus of moving picture compressor - Google Patents
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Abstract
본 발명은 동영상 압축기의 복호화장치에 관한 것으로, 종래에는 비트 스트림을 입력받아 복호화하는 복호기의 각 블록이 모듈화되어 있지 않기 때문에 한 블록의 구성을 바꾸려면 칩 전체의 구조를 변경해야 하는 설계상의 문제가 있어 개조가 용이하지 않고, 콘트롤러의 복잡한 신호에 의해서 각 블록의 제어가 이루어지므로 이를 사용자가 변경하기가 쉽지 않는 문제점이 있다. 따라서 본 발명은, 각 블록을 모듈화하여 설계 변경이 용이하고, 복호화 처리를 블록간의 버퍼링에 의한 파이프-라인 구조로 만들어 고속 처리를 가능하게 하며, 콘트롤러의 데이터 또는 명령만으로 각 블록의 제어가 이루어지도록 한다.The present invention relates to a decoding apparatus of a video compressor. In the related art, since each block of a decoder that receives and decodes a bit stream is not modularized, a design problem of changing the structure of one block requires changing the structure of the entire chip. There is a problem in that it is not easy to modify, and because the control of each block is made by a complex signal of the controller, it is not easy for the user to change it. Accordingly, the present invention is modular, so that the design can be easily changed, and the decoding process is made into a pipe-line structure by buffering between blocks to enable high-speed processing, so that each block is controlled only by data or instructions of the controller. do.
Description
제1도는 종래 동영상 압축기의 복호화장치 구성도.1 is a block diagram of a decoding apparatus of a conventional video compressor.
제2도는 본 발명 동영상 압축기의 복호화장치 구성도.2 is a block diagram of a decoding device of the video compressor of the present invention.
제3도는 제2도에서, 각 블록과 블록이 버퍼에 의해 파이프-라인 구조로 연결된 것을 보여주는 설명도.FIG. 3 is an explanatory diagram showing in FIG. 2 that each block and blocks are connected in a pipelined structure by a buffer.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 가변길이 디코더 20 : 역양자화부10: variable length decoder 20: inverse quantization unit
30 : 역이산 코사인 변환부 40 : 움직임 보상부30: inverse discrete cosine transform unit 40: motion compensation unit
50 : 최종 가산부 60 : 마이크로-프로그래머블 메인 콘트롤러50: final addition unit 60: micro-programmable main controller
70 : 호스트 인터페이스부 70 : 메모리 테스트부70: host interface unit 70: memory test unit
72 : 직접 메모리 액세스부 73 : 레지스터부72: direct memory access section 73: register section
80 : 메모리 콘트롤러 90 : 디스플레이 콘트롤러80: memory controller 90: display controller
본 발명은 엠펙(MPEG)-2신호를 실시간으로 복호화하기 위한 복호화장치에 관한 것으로, 특히 고속처리 및 보다 쉬운 설계변경을 제공할 수 있는 동영상 압축기의 복호화장치에 관한 것이다.The present invention relates to a decoding apparatus for decoding MPEG-2 signals in real time, and more particularly, to a decoding apparatus of a video compressor capable of providing high speed processing and easier design changes.
종래 동영상 압축기의 복호화장치는, 제1도에 도시된 바와 같이, 엠펙(MPEG)-2 의 비트 스트림(bit stream)을 부호화된 DCT(Discrete Cosine Transform)계수 및 움직임 벡터로 복호화하는 가변길이 디코더(1)와, 상기 가변길이 디코더(1)에서 복호화된 데이터를 역양자화하는 역양자화부(2)와, 상기 역양자화부(2)의 출력값에 대하여 역이산 코사인 변환을 수행하는 역이산 코사인 변환부(3)와, 상기 가변길이디코더(1)에서 복호화된 움직임 벡터를 이용하여 움직임 보상에 필요한 화상의 위치정보를 읽고, 이에따라 움직임 보상을 수행하여 복원화상을 발생시키는 움직임 보상부(4)와, 상기 역이산 코사인 변환부(3)와 움직임 보상부(4)의 출력을 더해 상기 움직임 보상부(4)에 인가하는 가산기(5)로 구성된다.As shown in FIG. 1, a decoding apparatus of a conventional video compressor includes a variable length decoder which decodes a bit stream of MPEG-2 into an encoded DCT coefficient and a motion vector. 1), an inverse quantization unit 2 for inverse quantization of the data decoded by the variable length decoder 1, and an inverse discrete cosine transform unit for inverse discrete cosine transform on an output value of the inverse quantization unit 2 (3) and a motion compensator (4) for reading the position information of the image necessary for motion compensation by using the motion vector decoded by the variable length decoder (1), and performing motion compensation accordingly to generate a reconstructed image; And an adder 5 which adds the outputs of the inverse discrete cosine transform unit 3 and the motion compensator 4 to the motion compensator 4.
이와같이 구성된 종래의 기술에 대하여 상세히 설명하면 다음과 같다.Referring to the prior art configured in this way in detail as follows.
종합정보 통신망(ISDN)을 이용한 티브이 회의나 티브이 전환에 있어서, 영상 부호복호기(Codec)에 의해 아날로그의 영상신호가 디지털 데이터로 변환되어 전송될 때, 그 영상신호의 거대한 정보량을 효과적으로 감소시키는 디지털 부호화 기술이 이용되고 있고, 많은 부호화 방식이 제안되고 있다.In TV conferencing or TV conversion using ISDN, digital coding which effectively reduces the huge amount of information of the video signal when the analog video signal is converted and transmitted by the video code decoder (Codec) Technology has been used and many coding schemes have been proposed.
동영상 압축기(MPEG : Moving Picture Experts Group : 이하 엠펙이라 약칭함)은 부호화 방식들 중의 하나이다.A moving picture compressor (MPEG, hereinafter abbreviated as MPEG) is one of encoding methods.
특히 엠펙-2 신호는 티브이 신호에 이용되고 있는 비월주사 신호를 포함하여 티브이 영상 등 고품질의 부호화 영상을 얻도록 하는 것이다.In particular, the MPEG-2 signal is to obtain a high quality encoded image such as a TV image by including an interlaced scan signal used for the TV signal.
그럼 엠펙2의 복호화 과정을 제1도를 참조하여 살펴보면, 우선 메모리로부터 입력되는 엠펙2의 비트 스트림을 입력받은 가변길이 디코더(1)가 디코딩하여 부호화된 움직임 벡터와 움직임 보상을 복호화한다. 이와같이 복호화된 움직임 벡터는 움직임 보상에 필요한 화상의 위치정보로 이용된다.Then, referring to FIG. 1, the decoding process of MPEG2 will be described. First, the variable length decoder 1 receiving the bitstream of MPEG2 received from the memory decodes the encoded motion vector and motion compensation. The motion vector decoded as described above is used as position information of an image necessary for motion compensation.
역양자화부(2)는, 상기 가변길이 디코더(1)에서 디코딩된 DCT계수를 역양자화하고, 역이산 코사인 변환부(3)에서 다시 역이산 코사인 변환을 행하여 본래의 화상으로 복원시킨다.The inverse quantization unit 2 inverse quantizes the DCT coefficient decoded by the variable length decoder 1, and performs inverse discrete cosine transformation in the inverse discrete cosine transform unit 3 to restore the original image.
이때, 움직임 보상부(4)는 상기 가변길이 디코더(1)에서 복호화된 움직임 벡터를 이용하여 움직임 보상에 필요한 매크로 블록을 참조화상으로부터 읽어 움직임 보상하고, 또한 움직임이 보상된 영상데이타를 가산기(5)로 출력한다.At this time, the motion compensator 4 uses the motion vector decoded by the variable length decoder 1 to compensate for motion by reading a macro block necessary for motion compensation from a reference image, and adds motion-compensated image data to the adder 5. )
이에 상기 가산기(5)는 역이산 코사인 변환부(3)에서 복원된 화상에 움직임 보상부(4)를 통해 움직임을 보상한 참조화상을 더해 최종적으로 움직임 보상까지 된 최종 복원화상을 출력한다.The adder 5 adds a reference image that compensates for the motion through the motion compensator 4 to the image reconstructed by the inverse discrete cosine transform unit 3 and outputs the final reconstructed image that is finally compensated for by motion.
이렇게 복원된 화상의 프레임 순서를 올바른 시간순서에 맞도록 정정하여 최종적으로 복호화 처리된 화상을 출력한다.The frame order of the reconstructed picture is corrected to match the correct time order, and the finally decoded picture is output.
이상에서와 같은 복호화를 실행하는 대규모 집적회로(LSI) 개발 경쟁은 이미 가속화되어 있으며, 미국, 일본, 유럽의 유수회사에서는 이미 아이씨(IC)화하여 출력하고 있다.The competition for the development of large scale integrated circuits (LSI) that executes the decoding as described above has already been accelerated, and leading companies in the United States, Japan, and Europe have already outputted ICs.
엠펙2의 복호화 칩을 제작하는데 있어서 고려해야 할 사항은 칩의 목표 성능을 실현하는 것이 무엇보다 중요하지만 엠펙2는 매우 광범위한 응용 분야를 겨냥하고 있기 때문에 적용될 시스템에 맞게 쉽게 이용가능하도록 하며, 추후에 개조가 용이하고, 확장될 기능이나 성능에 대한 지원이 가능하도록 하는 기술을 제공하는 것이 중요한 과제의 하나이다.Consideration in the manufacture of the MPEG2 decoding chip is important to realize the target performance of the chip, but since the MPEG2 targets a very wide range of applications, it is easily available for the system to be applied and modified later. An important challenge is to provide a technology that is easy to use and that supports support for the features or capabilities to be extended.
그러나, 종래의 엠펙2 칩에서는 엠펙2의 비트 스트림을 입력받아 복호화하는 복호기의 각 블록이 모듈화되어 있지 않기 때문에 한 블록의 구성을 바꾸려면 칩 전체의 구조를 변경해야 하는 설계상의 문제가 있어 개조가 용이하지 않고, 콘트롤러의 복잡한 신호에 의해서 각 블록의 제어가 이루어지므로 이를 사용자가 변경하기가 쉽지 않은 문제점이 있다.However, in the conventional MPEG 2 chip, since each block of the decoder that receives and decodes the MPEG 2 bit stream is not modularized, there is a design problem in that the structure of the entire chip must be changed to change the structure of one block. It is not easy, and since the control of each block is made by a complex signal of the controller, there is a problem that it is not easy for the user to change it.
따라서, 본 발명의 목적은 각 블록을 모듈화하여 사용이 편리하고 변경이 용이하며, 확장되는 기능을 지원할 수 있도록 아이씨(IC)화하여 사용할 수 있도록 한 동영상 압축기의 복호화장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a decoding apparatus of a video compressor, which can be used by making ICs so that each block can be modularized to be convenient, easy to change, and to support an extended function.
본 발명의 다른 목적은 각 블록을 버퍼에 의해 연결된 파이프-라인(pipe-line)구성으로 고속처리가 가능하고, 마이크로-프로그래머블 메인콘트롤러에 의해 데이터나 명령만으로 제어를 행함으로써 간단한 칩의 제어 변경이 용이하도록 한 동영상 압축기의 복호화장치를 제공함에 있다.Another object of the present invention is to enable high-speed processing in a pipe-line configuration in which each block is connected by a buffer, and a simple chip control change is performed by controlling only data or instructions by a micro-programmable main controller. It is to provide a decoding apparatus of a video compressor to facilitate.
상기 목적을 달성하기 위한 본 발명 동영상 압축기의 복호화 장치는, 제2도에 도시한 바와 같이, 엠펙2의 비트 스트림을 입력받아 부호화된 DCT 계수 및 움직임 벡터로 복호화하는 가변길이 디코더(10)와, 상기 가변길이 디코더(10)에서 복호화된 DCT계수를 역양자화하고, 그 역양자화된 낮은 주파수의 DCT계수로 집중된 에너지를 출력하는 역양자화부(20)와, 상기 역양자화부(20)의 역양자화된 DCT계수를 화상 블록단위로 분산시켜 원래의 화상으로 복원하는 역이산 코사인 변환부(30), 상기 가변길이 디코더(10)에서 복호화된 움직임 벡터를 이용하여 움직임 보상에 필요한 화상을 복호화 칩 외부의 메모리로부터 읽어와 움직임보상을 행하는 움직임 보상부(40)와, 상기 역이산 코사인 변환부(30)의 복원 화상에 움직임 보상(40)을 통해 보상된 화상을 더하여 최종적으로 움직임까지 보상된 화상을 출력하는 최종 가산부(50)와, 상기 움직임 보상부(40)와 최종 가산부(50)를 제어하는 마이크로-프로그래머블 메인콘트롤러(60)와, 부호화된 비트 스트림을 읽어들여 버스(BUS)를 거쳐 상기 가변길이 디코더(10)로 제공하는 호스트 인터페이스부(70)와 움직임 보상에 필요한 참조화상을 저장하기 위한 외부 메모리를 제어하는 메모리 콘트롤러(80)와, 복호화된 화상은 디스플레이하기 위해 데이터를 출력하는 디스플레이 콘트롤러(90)로 구성한다.The decoding apparatus of the video compressor of the present invention for achieving the above object is, as shown in Figure 2, the variable length decoder 10 for receiving the bit stream of the MPEG2 and decoding the encoded DCT coefficient and the motion vector, Inverse quantization unit 20 dequantizes the DCT coefficient decoded by the variable length decoder 10 and outputs energy concentrated by the inverse quantized low frequency DCT coefficient, and inverse quantization of the inverse quantization unit 20. The inverse discrete cosine transform unit 30 which decomposes the DCT coefficients into picture blocks and restores the original picture, and the image required for motion compensation by using the motion vector decoded by the variable length decoder 10 The motion compensation unit 40, which reads from the memory and performs motion compensation, adds the image compensated by the motion compensation 40 to the reconstructed image of the inverse discrete cosine transform unit 30. A final adder 50 for outputting a compensated image up to a low motion, a micro-programmable main controller 60 for controlling the motion compensator 40 and the final adder 50, and an encoded bit stream The memory controller 80 controls the host interface unit 70 to provide the variable length decoder 10 to the variable length decoder 10 through the bus, and an external memory for storing the reference image required for motion compensation. And a display controller 90 for outputting data for display.
그리고 상기 호스트 인터페이스부(70)는 부호화된 비트 스트림을 호스토로부터 읽어오는 직접 메모리 액세스(Direct Memory Access)부(72)와, 호스트가 MPEG를 관장하는 외부 메모리를 테스트하기 위한 메모리 테스트부(71)와, 복호화 칩의 기능을 제어하기 위한 제어정보를 저장하는 레지스터부(73)로 구성한다.The host interface 70 includes a direct memory access unit 72 for reading the encoded bit stream from the host and a memory test unit 71 for testing an external memory managed by the host in MPEG. ) And a register unit 73 for storing control information for controlling the function of the decoding chip.
이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured as described in detail as follows.
호스트 인터페이스부(70)의 직접 메모리 액세스부(72)는 호스트로부터 부호화된 엠펙2의 비트 스트림을 레지스터부(73)에 저장된 제어정보에 따라 읽어들여 가변길이 디코더(10)로 전달하게 되면, 상기 가변길이 디코더(10)는 그 비트 스트림을 복호화하여 DCT계수 및 움직임 벡터를 만들어 출력한다.When the direct memory access unit 72 of the host interface unit 70 reads the bit stream of MPEG2 encoded from the host according to the control information stored in the register unit 73 and transmits the bit stream of the MPEG2 to the variable length decoder 10, The variable length decoder 10 decodes the bit stream to generate and output a DCT coefficient and a motion vector.
이때 만들어진 DCT계수를 역양자화부(20)에서 입력받아 역양자화하여 낮은 주파수의 DCT계수로 집중된 에너지를 출력하고, 이를 입력받은 역이산 코사인 변환부(30)에서는 화상 블록 단위로 다시 분산시켜 원래의 화상으로 복원한다.In this case, the generated DCT coefficient is inputted by the inverse quantization unit 20 to dequantize it, and outputs the energy concentrated in the DCT coefficient of low frequency. Restore to an image.
이때 각 블록의 제어는 마이크로-프로그래머블 메인 콘트롤러(60)에 의해서 제어되는 것이 아니라 입력되는 데이터에 의해서 이루어지므로 신속한 영상신호 처리가 이루어지고 구성이 단순하다.At this time, the control of each block is not controlled by the micro-programmable main controller 60 but is performed by the input data, so that a quick image signal processing is performed and the configuration is simple.
즉, 가변길이 디코더(10), 역양자화부(20), 역이산 코사인 변환부(30) 등은 블록의 특성상 특정한 데이터가 들어오면 일정한 연산을 반복하여 수행하므로 별도의 콘트롤러의 제어없이 데이터에 의해서 구동되는 구성될 수 있다.That is, the variable length decoder 10, the inverse quantization unit 20, the inverse discrete cosine transform unit 30, and the like perform a predetermined operation repeatedly when specific data comes in due to the characteristics of the block. Can be configured to be driven.
한편, 가변길이 디코더(10)에서 복호화된 움직임 벡터를 이용해서 움직임 보상부(40)는 움직임 보상에 필요한 화상을 미도시된 외부 메모리로부터 읽어오고, 이 읽어들인 화상에 대하여 보상을 행하여 최종 가산부(50)로 출력한다.On the other hand, using the motion vector decoded by the variable length decoder 10, the motion compensator 40 reads out an image required for motion compensation from an external memory not shown, and compensates the read-out image to add the final adder. Output as (50).
따라서, 상기 최종 가산부(50)는 움직임 보상부(40)를 통해 움직임이 보상된 화상과 역이산 코사인 변환부(30)을 통해 복원딘 화상을 각각 입력받아 합하여 최종적인 복원된 화상을 만들어 출력한다.Therefore, the final adder 50 receives the image whose motion is compensated through the motion compensator 40 and the reconstructed image through the inverse discrete cosine transform unit 30, adds the final reconstructed image, and outputs the final reconstructed image. do.
여기서, 움직임 보상부(40)와 최종 가산부(50)는 마이크로-프로그래머블 메인콘트롤러(60)에 의해서 제어되는데 간단한 명령에 의해서 제어가 이루어지므로 각 블록간의 인터페이스가 단순해지고, 마이크로-프로그래머블하므로 필요시에는 얼마든지 간단히 명령 코드만 바꾸는 것에 의해 칩 제어를 변경할 수 있다.Here, the motion compensator 40 and the final adder 50 are controlled by the micro-programmable main controller 60. Since the control is performed by a simple command, the interface between the blocks is simplified and micro-programmable. You can change the chip control by simply changing the command code.
그리고, 각 블록과 블록사이를 버퍼로 연결하여 한 블록의 연산이 다른 블록의 연산에 영향을 미치지 않게되고, 연산이 서로 독립적으로 수행될 수 있다.In addition, the operation of one block does not affect the operation of another block by connecting the blocks between the blocks and the buffers, and the operations may be performed independently of each other.
따라서, 각 블록은 서로 독립적으로 모듈화될 수 있고, 설계 변경이 필요한 경우 원하는 블록만 간단히 교체할 수 있다.Thus, each block can be modularized independently of one another, and only the desired blocks can be simply replaced if design changes are needed.
또한 복호화 칩의 버퍼 구성을 채용한 파이프-라인(pipe-line)구조를 갖도록 하여 각 블록은 각 블록은 연산 결과를 차례로 버퍼로 저장하여 그 다음 블록이 연산을 수행할 때까지 기다리지 않고도 그 다음 데이터 처리를 계속 할 수 있게 한다.In addition, it has a pipe-line structure that employs the buffer configuration of the decoding chip so that each block stores the operation results in a buffer in turn so that the next data does not have to wait for the next block to perform the operation. Allow processing to continue.
상기에서와 같이 블록사이에 버퍼를 두어 파이프-라인 구조를 갖는 일부분은 제3도에 도시한 바와 같다.As shown in FIG. 3, a portion having a pipe-line structure with a buffer between blocks as described above is shown in FIG.
상기 최종 가산부(50)에서 가산된 최종적인 복원된 화상을 출력하게 되면 다시플레이 콘트롤러(90)는 외부에서 제공되는 동기신호에 맞추어 화상 데이터를 티브이 모니터에 출력하도록 하는데 이는 4:3 및 16:9 의 화상이 모두 지원 가능하다.When the final reconstructed image added by the final adder 50 is outputted, the replay controller 90 outputs image data to the TV monitor according to a synchronization signal provided from the outside, which is 4: 3 and 16: All 9 images can be supported.
그리고 메모리 콘트롤러(80)는 가변길이 디코더(10)에서 최종 가산부(50)를 통해 복호화하는데 필요한 메모리 공간을 액세스하기 위해 외부의 메모리를 제어한다.The memory controller 80 controls the external memory to access the memory space required for decoding through the final adder 50 in the variable length decoder 10.
이상에서 상세히 설명한 바와 같이 본 발명은 각 블록을 모듈화하여 쉽게 설계 변경이 가능하도록 하고, 복호화 처리를 블록간의 버퍼링에 의한 파이프-라인 구조로 만들어 고속 처리를 가능하게 한 효과가 있다.As described in detail above, the present invention has an effect of making the design change possible by modularizing each block and making the decoding process into a pipe-line structure by buffering between blocks to enable high-speed processing.
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1995
- 1995-10-07 KR KR1019950034419A patent/KR100208480B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR970025175A (en) | 1997-05-30 |
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