KR100208285B1 - 비동기식 하이레벨 데이타 링크제어 데이타 송수신 장치 - Google Patents
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Abstract
본 발명은 CEPT(Conference Europeenne des Administation des Postes et Telecommunication) 중계선을 이용한 비동기식 HDLC(High-level Data Link Control) 데이타 송수신에 관한 것으로서, 특히 전전자 교환기에 있어서 호스트와 자국간의 HDLC 포맷의 IPC 데이타 송수신시, 시스템 클럭과 IPC쪽 클럭간에 전혀 다른 클럭원을 사용하여 HDLC 형태의 IPC 데이타를 송수신함으로써, 특별한 IPC 하드웨어 없이도 일반 제어 프로세서의 HDLC 직렬 통신 포트만 제공되면 CEPT 전송로를 통한 IPC 통신이 가능하므로 IPC쪽을 구성하는 특별한 하드웨어나 IPC 데이타 송수신 전용 하드웨어가 필요없게되고 따라서, 하드웨어 양이 줄어들고 그로인해 관련 하드웨어 비용도 절약할 수 있게된다.
Description
본 발명은 CEPT(Conference Europeenne des Administation des Postes et Telecommunication) 중계선을 이용한 비동기식 HDLC(High-level Data Link Control) 데이타 송수신에 관한 것으로서, 특히 전전자 교환기의 호스트와 자국간의 IPC(Inter-Processor Communication; 프로세서간 통신) 데이타 송수신시/시스템 클럭에 상관없이 비동기 방식으로 데이타를 송수신하는 비동기식 HDLC 데이타 송수신 장치에 관한 것이다.
종래의 CEPT 전송로를 이용한 동기식 HDLC 데이타 송수신 장치는 제1도에서와 같이 데이타 송수신의 전반적인 동작을 제어하는 제어부(15), 교환기 시스템쪽의 타임 스위치에서 전송되는 2.048Mbps의 서브 하이웨이(Sub High Way; SHW) 데이타를 수신하여 상기 제어부(15)의 제어에 의해 HDLC IPC 데이타가 실리는 채널을 제외환 음성 채널만을 중계선 프레이머(Framer) 및 라인(Line) 정합부(14)로 스위칭하는 타임 스위치(10), 시스템쪽 타임 스위치에서 전송되는 4.096Mhz와 8Khz의 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 각 부에 제공하는 클럭 발생부(11), 시스템의 IPC쪽에서 오는 RXDATA, RXCLK을 수신한 후 클럭 발생부(11)에서 제공하는 클럭을 사용하여 RXDATA를 2.048Mhz의 SHW 데이타 형태로 변환하여 타임 스위치(10)으로 송신하는 제1레이트 변환부(12), 타임 스위치(10)에서 출력되는 SHW 데이타중에서 IPC 데이타가 실린 채널만을 추출한 후 클럭 발생부(11)에서 제공하는 클럭을 사용하여 TXDATA를 TXCLK에 맞추어 IPC쪽으로 송신하는 제2레이트 변환부(13), 및 상기 타임 스위치(10)에서 입력되는 SHW 데이타와 IPC 데이타를 클럭 발생부(11)에서 제공하는 클럭에 의해 PCM(Pulse Code Modulation)형태로 변환하여 PCM 라인으로 송신하거나 PCM 라인으로 수신되는 데이타를 역변환하여 타임 스위치(10)로 출력하는 중계선 프레이머 및 라인 정합부(14)로 구성된다.
여기서, 상기 수신 클럭(RXCLK)과 송신 클럭(TXCLK)은 시스템 클럭(RXCLK=TXCLK=시스템 클럭)이다.
이와같이 구성된 제1도의 타임 스위치(10)는 교환기 시스템쪽의 타임 스위치에서 전송되는 2.048Mbps의 SHW 데이타를 수신하여 제어부(15)의 제어에 따라 HDLC IPC 데이타가 실리는 채널을 제외한 음성 채널만을 중계선 프레이머 및 라인 정합부(14)로 스위칭한다.
즉, 상기 제어부(15)는 시스템쪽의 SHW 데이타를 중계선 프레이머 및 라인 정합부(14)로 스위칭하도록 타임 스위치(10)를 제어한다.
또한, 상기 타임 스위치(10)는 제1레이트 변환부(12)를 통하여 입력되는 2.048Mbps의 IPC 데이타를 SHW 데이타의 IPC 데이타 영역으로 스위칭하여 중계선 프레이머 및 라인 정합부(14)로 송신한다.
이때, 클럭 발생부(11)는 시스템쪽의 타임 스위치에서 전송되는 4.096Mhz와 8Khz 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 타임 스위치(10), 제1, 제2레이트 변환부(12, 13), 중계선 프레이머 및 라인 정합부(14)로 공급한다.
상기 제1레이트 변환부(12)는 시스템의 IPC쪽에서 오는 데이타(RXDATA)와 클럭(RXCLK)을 수신한 다음 클럭 발생부(11)에서 제공하는 클럭을 사용하여 수신 데이타(RXDATA)를 2.048Mbps의 SHW 데이타 형태로 변환하여 타임 스위치(10)로 전송한다.
상기 제2레이트 변환부(13)는 타임 스위치(10)에서 출력되는 SHW 데이타중에서 IPC 데이타가 실린 채널만을 추출한 후 상기 클럭 발생부(11)에서 제공하는 클럭을 사용하여 추출된 데이타(TXDATA)를 시스템 클럭인 TXCLK에 맞추어 IPC쪽으로 송신한다.
그리고, 상기 중계선 프레이머 및 라인 정합부(14)는 상기 클럭 발생부(11)에서 제공하는 클럭에 따라 타임 스위치(10)에서 입력되는 SHW 데이타와 IPC 데이타를 PCM 형태로 변환하여 PCM 라인으로 송신하거나 PCM 라인으로 수신되는 2.048Mbps의 채널 데이타열을 역변환하여 타임 스위치(10)로 출력한다.
그러나, 상기와 같은 종래의 CEPT 전송로를 이용한 동기식 HDLC 데이타 송수신 장치는 시스템 클럭과 동기된 HDLC IPC 데이타를 송수신함에 있어서 IPC 쪽은 데이타의 송수신에 필요한 시스템 클럭을 제공받을 수 있는 구조로 되어야 하므로 IPC쪽의 하드웨어 구성은 IPC 데이타 1개만을 송수신하도록 하는 구조로 되어야 한다. 따라서, 하드웨어가 늘어나고 그로인해 비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전전자 교환기의 호스트와 자국간의 IPC 데이타 송수신시 시스템 클럭에 상관없이 비동기 방식으로 데이타를 송수신하도록 함으로써, 하드웨어 양을 줄이고 비용을 절감하는 CEPT 전송로를 이용한 비동기식 HDLC 데이타 송수신 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비동기식 HDLC 데이타 송수신 장치의 특징은, 데이타 송수신의 전반적인 동작을 제어하는 제어부와, 교환기 시스템쪽의 타임 스위치에서 전송되는 SHW 데이타를 수신하여 상기 제어부의 제어에 의해 HDLC IPC 데이타가 실리는 채널을 제외한 음성 채널만을 중계선 프레이머 및 라인 정합부로 스위칭하는 타임 스위치와, 시스템쪽 타임 스위치에서 전송되는 소정 주파수의 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 각부에 제공하는 클럭 발생부와, 시스템의 IPC쪽에서 오는 데이타중 순수 HDLC 형태의 데이타만 저장하는 송신 메모리와, 시스템의 IPC쪽에서 오는 데이타를 수신하여 HDLC 형태의 데이타만 추출 한 후 상기 송신 메모리에 라이트하고, 이후 송신 메모리의 데이타를 리드하여 상기 중계선 프레이머 및 라인 정합부로 전송하는 제1레이트 변환부와, 상기 중계선 프레이머 및 라인 정합부에서 입력되는 채널 데이타열에서 순수 HDLC형태의 IPC 데이타만 저장하는 수신 메모리와, 상기 중계선 프레이머 및 라인 정합부에서 입력되는 소정 주파수의 채널 데이타 열에서 순수 HDLC 형태의 IPC 데이타를 추출하여 상기 수신 메모리에 라이트하고, 이후 수신 메모리에 있는 데이타를 리드하여 시스템 클럭에 동기시켜 IPC쪽으로 송신하는 제2레이트 변환부와, 상기 타임 스위치에서 입력되는 SHW 데이타와 송신 메모리에서 입력되는 IPC 데이타를 클럭 발생부에서 제공하는 클럭에 의해 PCM 형태로 변환하여 PCM 라인으로 송신하거나 PMC 라인으로 수신되는 데이타를 역벼환하여 상기 타임 스위치 및 제2레이트 변환부로 전송하는 중계선 프레이머 및 라인 정합부를 포함하여 구성되는점에 있다.
제1도는 종래의 CEPT 전송로를 이용한 동기식 HDLC 데이타 송수신 장치를 나타낸 구성 블록도.
제2도는 본 발명에 따른 CEPT 전송로를 이용한 동기식 HDLC 데이타 송수신 장치를 나타낸 구성 블록도.
* 도면의 주요부분에 대한 부호의 설명
20 : 타임 스위치 21 : 클럭 발생부
22 : 제1레이트 변환부 23 : 제2레이트 변환부
24 : 중계선 프레이머 및 라인 정합부 25 : 제어부
26 : 송신 메모리 27 : 수신 메모리
이하, 본 발명에 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 CEPT 전송로를 이용한 비동기식 HDLC 데이타 송수신장치의 구성 블록도로서, 데이타 송수신의 전반적인 동작을 제어하는 제어부(25), 교환기 시스템쪽의 타임 스위치에서 전송되는 4.096Mbps의 SHW 데이타를 수신하여 상기 제어부(25)의 제어에 의해 HDLC IPC 데이타가 실리는 채널을 제외한 음성 채널만을 중계선 프레이머 및 라인 정합부(24)로 스위칭하는 타임 스위치(20), 시스템쪽 타임 스위치에서 전송되는 16.384Mhz와 8Khz의 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 각 부에 제공하는 클럭 발생부(21), 시스템의 IPC쪽에서 오는 데이타(RXDATA)중 HDLC 형태의 데이타만 저장하는 송신 메모리(TX FIFO)(26), 시스템의 IPC쪽에서 오는 데이타(RXDATA), 클럭(RXCLK), FS(8Khz)을 수신한 후 수신된 데이타(RXDATA)에서 HDLC 형태의 데이타만 추출하여 송신 메모리(26)에 라이트하고, 송신 메모리(26)의 데이타를 리드하여 시스템 클럭에 동기시켜 중계선 프레이머 및 라인 정합부(24)로 전송하며, 송신 메모리(26)의 상태에 따라 송신 메모리(26)의 리드를 제어하는 제1레이트 변환부(22), 상기 중계선 프레이머 및 라인 정합부(24)에서 입력되는 채널 데이타열에서 순수 HDLC 형태의 IPC 데이타만 저장하는 수신 메모리(RX FIFO)(27), 중계선 프레이머 및 라인 정합부(24)에서 입력되는 2.048Mbps의 채널 데이타 열에서 순수 HDLC 형태의 IPC 데이타를 클럭 발생부(21)에서 제공하는 2.048Mhz 클럭으로 추출하여 수신 메모리(27)에 라이트하고, 시스템의 IPC쪽에서 오는 FS(8Khz), 데이타(RXDATA), 클럭(RXCLK)으 수신한 후 수신 메모리(27)에 있는 데이타를 리드하고 시스템 클럭(RXCLK)에 동기시켜 리드 데이타(TXDATA)를 IPC쪽으로 송신하며, 수신 메모리(27)의 상태에 따라 수신 메모리(27)의 리드를 제어하는 제2레이트 변환부(23), 및 상기 타임 스위치(20)에서 입력되는 SHW 데이타와 IPC 데이타를 클럭 발생부(21)에서 제공하는 클럭에 의해 PCM 형태로 변환하여 PCM 라인으로 송신하거나 PCM 라인으로 수신되는 데이타를 역변환하는 중계선 프레이머 및 라인 정합부(24)로 구성된다.
여기서, 상기 수신 클럭(RXCLK)은 시스템 클럭이고, 상기 송신 메모리(26) 및 수신 메모리(27)는 선입 선출(First Input First Output; FIFO) 기능을 갖는 메모리이다.
이와같이 구성된 본 발명의 타임 스위치(20)는 교환기 시스템쪽의 타임 스위치에서 전송되는 4.096Mbps의 SHW 데이타를 수신한 후 제어부(25)의 제어에 따라 HDLC IPC 데이타가 실리는 채널을 제외한 음성 채널만을 중계선 프레이머 및 라인 정합부(24)로 스위칭한다.
즉, 상기 제어부(25)는 시스템쪽의 SHW 데이타를 중계선 프레이머 및 라인 정합부(14)로 스위칭하도록 타임 스위치(20)를 제어한다.
이때, 클럭 발생부(21)는 시스템쪽의 타임 스위치에서 전송되는 16.3846Mhz와 8Khz 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 타임 스위치(20), 제1, 제2레이트 변환부(22, 23) 및 중계선 프레이머 및 라인 정합부(24)로 공급한다.
상기 제1레이트 변환부(22)는 시스템의 IPC쪽에서 오는 데이타(RXDATA), 클럭(RXCLK), FS(8Khz)을 수신한 후 입력된 데이타(RXDATA) 즉, HDLC 형태의 IPC 데이타에서 FS와 RXCLK을 사용하여 순수 HDLC 포맷 데이타만을 추출하여 송신 메모리(26)에 라이트한다.
그리고, HDLC 1프레임이 송신 메모리(26)에 모두 라이트되면 상기 제1레이트 변환부(22)는 송신 메모리(26)에 라이트되어 있는 데이타를 리드하고 클럭 발생부(21)에서 제공하는 시스템 2.048Mhz 클럭에 동기시켜 중계선 프레이머 및 라인 정합부(24)로 전송한다.
또한, 상기 제1레이트 변환부(22)는 송신 메모리(26)에 데이타가 없는 경우에는 송신 메모리(26)의 데이타 리드를 중지하고 16진수(Hex) 'FF' 데이타가 중계선 프레이머 및 라인 정합부(24)로 전송되도록 제어한다.
한편, 제2레이트 변환부(23)는 상기 중계선 프레이머 및 라인 정합부(24)에서 입력되는 2.048Mbps의 채널 데이타 열에서 순수 HDLC 형태의 IPC 데이타를 클럭 발생부(21)에서 제공하는 시스템 2.048Mhz 클럭으로 추출하여 수신 메모리(27)에 라이트한다.
그리고나서, 제2레이트 변환부(23)는 시스템의 IPC쪽에서 오는 FS(8Khz), 클럭(RXCLK)을 수신한 후 수신 메모리(27)에 있는 데이타(TXDATA)를 리드하여 FS와 RXCLK에 동기시켜 시스템의 IPC쪽으로 송신한다.
또한, 상기 제2레이트 변환부(23)는 수신 메모리(27)에 데이타가 없는 경우에는 수신 메모리(27)의 데이타 리드를 중지하여 Hex 'FF' 데이타가 시스템의 IPC쪽으로 송신되도록 제어한다.
이와같이 시스템 클럭과 IPC쪽 클럭간에 전혀 다른 클럭원을 사용함으로써, HDLC 형태의 IPC 데이타를 송수신할 수 있게된다.
한편, 상기 중계선 프레이머 및 라인 정합부(24)는 상기 클럭 발생부(21)에서 제공하는 클럭에 따라 타임 스위치(20)에서 입력되는 SHW 데이타와 송신 메모리(26)에서 입력되는 IPC 데이타를 PCM 형태로 변환하여 PCM 라인으로 송신하거나 PCM 라인으로 수신되는 2.048Mbps의 채널 데이타열을 역변환하여 타임 스위치(20)와 제2레이트 변환부(23)로 출력한다.
이상에서와 같이 본 발명에 따른 CEPT 전송로를 이용한 HDLC 데이타 송수신 장치에 의하면, 전전자 교환기에 있어서 호스트와 자국간의 HDLC 포맷의 IPC 데이타 송수신시, 시스템 클럭과 IPC쪽 클럭간에 전혀 다른 클럭원을 사용하여 HDLC 형태의 IPC 데이타를 송수신함으로써, 특별한 IPC 하드웨어없이도 일반 제어 프로세서의 HDLC 직렬 통신 포트만 제공되면 CEPT 전송로를 통한 IPC 통신이 가능하므로 IPC쪽을 구성하는 특별한 하드웨어나 IPC 데이타 송수신 전용 하드웨어가 필요없게 되고 따라서, 하드웨어 양이 줄어들고 그로인해 관련 하드웨어 비용도 절약할 수 있게 된다.
본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.
Claims (9)
- 데이타 송수신의 전반적인 동작을 제어하는 제어부와; 교환기 시스템쪽의 타임 스위치에서 전송되는 서브 하이웨이(SHW) 데이타를 수신한 후 상기 제어부의 제어에 의해 하이레벨 데이타 링크 제어(HDLC) 프로세서간 통신(IPC) 데이타가 실리는 채널을 제외한 음성 채널만을 중계선 프레이머 및 라인 정합부로 스위칭하는 타임 스위치와; 시스템쪽 타임 스위치에서 전송되는 소정 주파수의 클럭을 수신하여 데이타 송수신에 필요한 각종 클럭을 생성하여 각 부에 제공하는 클럭 발생부와; 시스템의 IPC쪽에서 오는 데이타중 순수 HDLC 형태의 데이타만 저장하는 송신 메모리와; 시스템의 IPC쪽에서 오는 데이타를 수신하여 HDLC 형태의 데이타만 추출한 후 상기 송신 메모리에 라이트하고, 이후 송신 메모리의 데이타를 리드하여 상기 중계선 프레이머 및 라인 정합부로 전송하는 제1레이트 변환부와; 상기 중계선 프레이머 및 라인 정합부에서 입력되는 채널 데이타열에서 순수 HDLC 형태의 IPC 데이타만 저장하는 수신 메모리와, 상기 중계선 프레이머 및 라인 정합부에서 입력되는 소정 주파수의 채널 데이타 열에서 순수 HDLC 형태의 IPC 데이타를 추출하여 상기 수신 메모리에 라이트하고, 이후 수신 메모리에 있는 데이타를 리드하여 시스템 클럭에 동기시켜 IPC쪽으로 송신하는 제2레이트 변환부와; 상기 타임 스위치에서 입력되는 SHW 데이타와 송신 메모리에서 입력되는 IPC 데이타를 클럭 발생부에서 제공하는 클럭에 의해 펄스 코드 변조(PCM) 형태로 변환하여 PCM 라인으로 송신하거나 PCM 라인으로 수신되는 데이타를 역변환하여 상기 타임 스위치 및 제2레이트 변환부로 전송하는 중계선 프레이머 및 라인 정합부를 포함하여 구성됨을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 송신 메모리는 선입 선출 기능을 갖는 메모리임을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제1레이트 변환부는 시스템의 IPC쪽에서 전송되는 HDLC 형태의 IPC 데이타에서 FS(8Khz)와 시스템 클럭을 사용하여 순수 HDLC 포맷 데이타만을 추출하여 송신 메모리에 라이트함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제1레이트 변환부는 HDLC 1프레임이 송신 메모리에 모두 라이트되면 송신 메모리에 라이트되어 있는 데이타를 리드하여 클럭 발생부에서 제공하는 시스템 클럭에 동기시켜 중계선 프레이머 및 라인 정합부로 전송함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제1레이트 변환부는 상기 송신 메모리에 데이타가 없는 경우에는 송신 메모리와 데이타 리드를 중지하고 소정 데이타가 중계선 프레이머 및 라인 정합부로 전송되도록 제어함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 송수신 장치.
- 제1항에 있어서, 상기 수신 메모리는 선입 선출 기능을 갖는 메모리임을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제2레이트 변환부는 상기 중계선 프레이머 및 라인 정합부에서 입력되는 소정 주파수의 채널 데이타 열에서 순수 HDLC 형태의 IPC 데이타를 상기 클럭 발생부에서 제공하는 시스템 클럭으로 추출하여 수신 메모리에 라이트함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제2레이트 변환부는 시스템의 IPC쪽에서 오는 FS(8Khz), 수신 클럭을 수신한 후 수신 메모리에 있는 데이타를 리드하여 수신된 FS와 RXCLK에 동기시켜 시스템의 IPC쪽으로 송신함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
- 제1항에 있어서, 상기 제2레이트 변환부는 상기 수신 메모리에 데이타가 없는 경우에는 수신 메모리의 데이타 리드를 중지하여 소정 데이타가 시스템의 IPC쪽으로 송신되도록 제어함을 특징으로 하는 비동기식 하이레벨 데이타 링크 제어 데이타 송수신 장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075256A KR100208285B1 (ko) | 1996-12-28 | 1996-12-28 | 비동기식 하이레벨 데이타 링크제어 데이타 송수신 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960075256A KR100208285B1 (ko) | 1996-12-28 | 1996-12-28 | 비동기식 하이레벨 데이타 링크제어 데이타 송수신 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990000006A KR19990000006A (ko) | 1999-01-15 |
| KR100208285B1 true KR100208285B1 (ko) | 1999-07-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075256A KR100208285B1 (ko) | 1996-12-28 | 1996-12-28 | 비동기식 하이레벨 데이타 링크제어 데이타 송수신 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100208285B1 (ko) |
-
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- 1996-12-28 KR KR1019960075256A patent/KR100208285B1/ko not_active IP Right Cessation
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| KR19990000006A (ko) | 1999-01-15 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040416 Year of fee payment: 6 |
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