KR100207546B1 - Mos bootstrap inverter circuit - Google Patents

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Abstract

본 발명은 모스(MOS) 부트스트랩(bootstrap) 인버터 회로에 관한 것으로 전원 전압에 연결되어 바이어스(bias)를 제공하는 제1 전계효과트랜지스터(Field Effect Transistor)와, 상기 제1 전계효과트랜지스터와 상기 전원 전압에 연결되어 상기 제1 전계효과트랜지스터로부터 바이어스를 제공받아 능동 부하의 역할을 하는 제2 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터에 연결되어 게이트-채널간 캐패시턴스(capacitance) 역할을 하는 제3 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 입력 신호에 연결되어 상기 제1 전계효과트랜지스터가 제공하는 바이어스를 제어하는 제4 전계효과트랜지스터, 및 상기 입력 신호와 상기 제3 전계효과트랜지스터에 연결되어 인버팅 증폭기의 역할을 하는 제5 전계효과트랜지스터를 구비함으로써 출력 특성은 향상되면서 전력 소모는 적어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS bootstrap inverter circuit, comprising: a first field effect transistor coupled to a power supply voltage to provide a bias; the first field effect transistor and the power supply; A gate-channel capacitance connected to a second field effect transistor connected to a voltage and provided with a bias from the first field effect transistor to serve as an active load, and connected to the first field effect transistor and the second field effect transistor. a third field effect transistor, a fourth field effect transistor connected to the first field effect transistor and an input signal to control a bias provided by the first field effect transistor, and the input signal and the first 3 Connect the fifth field effect transistor connected to the field effect transistor and acting as an inverting amplifier. The power consumption is reduced while improving the output characteristics.

Description

모스 부트스트랩 인버터 회로MOS bootstrap inverter circuit

본 발명은 모스 부트스트랩 인버터 회로에 관한 것으로서, 특히 전력 소모가 감소되는 모스 부트스트랩 인버터 회로에 관한 것이다.The present invention relates to a MOS bootstrap inverter circuit, and more particularly to a MOS bootstrap inverter circuit in which power consumption is reduced.

도 1에 종래의 모스 부트스트랩 인버터 회로가 도시되어 있다. 상기 모스 부트스트랩 회로는 전원 전압인 Vdd에 드레인과 게이트가 연결된 제1 NMOS트랜지스터(11)와, 상기 제1 NMOS트랜지스터(11)의 소오스에 게이트가 연결되고 상기 Vdd에 드레인이 연결된 제2 NMOS트랜지스터(13)와, 상기 제2 NMOS트랜지스터(13)의 게이트에 게이트가 연결되고 상기 제2 NMOS트랜지스터(13)의 소오스에 드레인과 소오스가 연결된 제3 NMOS트랜지스터(15), 및 상기 제3 NMOS트랜지스터(15)의 소오스에 드레인이 연결되고 입력 신호에 게이트가 연결되며 소오스는 접지된 제4 NMOS트랜지스터(17)로 구성되어 있다.A conventional MOS bootstrap inverter circuit is shown in FIG. The MOS bootstrap circuit includes a first NMOS transistor 11 having a drain and a gate connected to a power supply voltage Vdd, and a second NMOS transistor having a gate connected to a source of the first NMOS transistor 11 and a drain connected to the Vdd. 13, a third NMOS transistor 15 having a gate connected to a gate of the second NMOS transistor 13, and a drain and a source connected to a source of the second NMOS transistor 13, and the third NMOS transistor 13. A drain is connected to the source of (15), a gate is connected to the input signal, and the source is composed of a fourth NMOS transistor 17 grounded.

상기 제4 NMOS트랜지스터(17)의 드레인으로부터 출력 신호가 출력된다.An output signal is output from the drain of the fourth NMOS transistor 17.

상기 제2 NMOS트랜지스터(13)는 능동 부하로서 작용하고 상기 제3 NMOS트랜지스터(15)는 커플링 캐패시턴스(coupling capacitance)로서 작용한다.The second NMOS transistor 13 acts as an active load and the third NMOS transistor 15 acts as a coupling capacitance.

또한, 상기 제2 NMOS트랜지스터(13)의 게이트에 걸리는 전압을 Vboot라 하면, 입력 신호가 논리 하이(high)일 경우에 상기 Vboot는 (Vdd-Vth1)로 나타난다. 그리고 입력 신호가 논리 로우(low)로 변화되면 출력 신호의 전압이 점점 높아지고 이것이 상기 제3 트랜지스터(15)를 통해 커플링이 되므로 상기 Vboot는 (Vdd-Vth1)에 Vdd가 더해진 전압인 (2Vdd-Vth1)까지 상승할 수 있다. 여기서 상기 Vth1은 상기 제1 트랜지스터(11)의 문턱 전압이다. 따라서, 상기 출력 신호는 완전한 Vdd 전압을 얻을 수 있으므로 완전한 논리 하이의 상태를 나타낸다.In addition, when the voltage across the gate of the second NMOS transistor 13 is Vboot, when the input signal is logic high, the Vboot is represented as (Vdd-Vth1). When the input signal is changed to a logic low, the voltage of the output signal is gradually increased and this is coupled through the third transistor 15. Therefore, V boot is a voltage at which Vdd is added to (Vdd-Vth1) (2Vdd). Can rise to -Vth1). Here, Vth1 is a threshold voltage of the first transistor 11. Thus, the output signal represents a state of complete logic high since a full Vdd voltage can be obtained.

상기 도 1에 도시된 모스 부트스트랩 인버터 회로의 동작을 설명하기로 한다. 먼저 상기 입력 신호가 논리 로우일 경우, 상기 제4 NMOS트랜지스터(17)는 비활성화된다. 상기 제1 NMOS트랜지스터(11)는 항상 활성화 상태이므로 상기 제2 NMOS트랜지스터(13)도 항상 활성화되어서 상기 제4 NMOS트랜지스터(17)가 비활성화되면 상기 제2 NMOS트랜지스터(13)를 통해 흐르는 전류는 모두 상기 출력 신호로서 출력된다. 이 때 상기 제2 NMOS트랜지스터(13)는 완전히 활성화된 상태이므로 상기 출력 신호는 상기 Vdd에 가까운 전압이 되어 출력된다.The operation of the MOS bootstrap inverter circuit shown in FIG. 1 will be described. First, when the input signal is logic low, the fourth NMOS transistor 17 is inactivated. Since the first NMOS transistor 11 is always activated, the second NMOS transistor 13 is also always activated. When the fourth NMOS transistor 17 is deactivated, all current flowing through the second NMOS transistor 13 is all. It is output as the output signal. At this time, since the second NMOS transistor 13 is fully activated, the output signal is output at a voltage close to the Vdd.

다음에 상기 입력 신호가 논리 하이일 경우, 상기 제4 NMOS트랜지스터(17)는 활성화된다. 그러면 상기 제2 NMOS트랜지스터(13)를 통해 흐르는 전류는 상기 제4 NMOS트랜지스터(17)를 통해 접지단으로 흐르게 되므로 상기 출력 신호는 접지 전압이 되어 논리 로우가 된다.Next, when the input signal is logic high, the fourth NMOS transistor 17 is activated. Then, the current flowing through the second NMOS transistor 13 flows to the ground terminal through the fourth NMOS transistor 17, so the output signal becomes a ground voltage and becomes a logic low.

상기 입력 신호가 논리 하이일 경우, 상기 제2 NMOS트랜지스터(13)가 계속 활성화 상태이기 때문에 많은 전류가 상기 제4 NMOS트랜지스터(17)를 통해서 접지단으로 흘러 나간다. 이 때 상기 출력 신호를 접지 전압에 가까운 전압으로 강하시키기 위해서는 즉, 상기 모스 부트스트랩 인버터 회로의 출력 특성이 향상되기 위해서는 상기 제4 NMOS트랜지스터(17)는 완전히 활성화될 수 있어야 한다. 즉, 상기 제4 NMOS트랜지스터(17)의 게이트 폭이 커야 한다. 상기 제4 NMOS트랜지스터(17)의 게이트 폭이 클 경우 상기 출력 신호는 접지 전압에 가깝게 강하될 수 있지만 그로 인하여 상기 Vdd에서 접지단으로 흐르는 전류가 증가하여 전력 소모가 증대된다.When the input signal is logic high, a large amount of current flows through the fourth NMOS transistor 17 to the ground terminal because the second NMOS transistor 13 remains active. In this case, the fourth NMOS transistor 17 should be fully activated to drop the output signal to a voltage close to the ground voltage, that is, to improve the output characteristics of the MOS bootstrap inverter circuit. That is, the gate width of the fourth NMOS transistor 17 should be large. When the gate width of the fourth NMOS transistor 17 is large, the output signal may drop close to the ground voltage, but the current flowing from the Vdd to the ground terminal increases, thereby increasing power consumption.

이와 같이 종래의 모스 부트스트랩 인버터 회로에서는 그 출력 신호가 논리 로우가 될 때 상기 출력 신호가 접지 전압에 가까운 전압이 되기 위해서는 즉, 출력 특성이 향상되기 위해서는 전력 소모가 많아진다.As described above, in the conventional MOS bootstrap inverter circuit, when the output signal becomes a logic low, power consumption is increased so that the output signal becomes a voltage close to the ground voltage, that is, the output characteristic is improved.

본 발명이 이루고자하는 기술적 과제는 출력 특성은 향상되면서 전력 소모가 적은 모스 부트스트랩 인버터 회로를 제공하는데 있다.An object of the present invention is to provide a MOS bootstrap inverter circuit with improved power output and low power consumption.

도 1은 종래의 모스 부트스트랩 인버터 회로도.1 is a conventional Morse bootstrap inverter circuit diagram.

도 2는 본 발명에 따른 모스 부트스트랩 인버터 회로도.2 is a Morse bootstrap inverter circuit diagram according to the present invention.

도 3은 상기 도 1의 모스 부트스트랩 인버터 회로의 전력 소모량과 시간 지연을 측정하기 위한 회로도.3 is a circuit diagram for measuring power consumption and time delay of the MOS bootstrap inverter circuit of FIG.

도 4는 상기 도 2의 모스 부트스트랩 인버터 회로의 전력 소모량과 시간 지연을 측정하기 위한 회로도.4 is a circuit diagram for measuring power consumption and time delay of the MOS bootstrap inverter circuit of FIG.

도 5는 상기 도 3에 도시된 회로의 출력 신호와 상기 도 4에 도시된 회로의 출력 신호의 시간 지연을 비교하기 위하여 도시한 파형도.5 is a waveform diagram for comparing the time delay of the output signal of the circuit shown in FIG. 3 with the output signal of the circuit shown in FIG.

도 6은 상기 도 3에 도시된 회로와 상기 도 4에 도시된 회로의 전류 소모량을 비교하기 위하여 도시한 파형도.FIG. 6 is a waveform diagram for comparing current consumption of the circuit shown in FIG. 3 and the circuit shown in FIG.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

전원 전압에 연결되어 바이어스를 제공하는 제1 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 상기 전원 전압에 연결되어 상기 제1 전계효과트랜지스터로부터 바이어스를 제공받아 능동 부하의 역할을 하는 제2 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터에 연결되어 게이트-채널간 캐패시턴스를 갖는 제3 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 입력 신호에 연결되어 상기 제1 전계효과트랜지스터가 제공하는 바이어스를 제어하는 제4 전계효과트랜지스터, 및 상기 입력 신호와 상기 제3 전계효과트랜지스터에 연결되어 인버팅 증폭기의 역할을 하는 제5 전계효과트랜지스터를 구비하는 것을 특징으로 하는 모스 부트스트랩 인버터 회로를 제공한다.A first field effect transistor coupled to a power supply voltage to provide a bias; a second field effect transistor connected to the first field effect transistor and the power supply voltage to receive a bias from the first field effect transistor to serve as an active load; A third field effect transistor connected to a transistor, the first field effect transistor and the second field effect transistor having a gate-channel capacitance, the first field effect transistor, and an input signal connected to the first field effect transistor; And a fourth field effect transistor for controlling the bias provided by the transistor, and a fifth field effect transistor connected to the input signal and the third field effect transistor to serve as an inverting amplifier. Provide an inverter circuit.

바람직하기는, 상기 제1 전계효과트랜지스터는 상기 전원 전압에 게이트와 드레인이 연결되고 상기 제2 전계효과트랜지스터와 상기 제2 전계효과트랜지스터 및 상기 제4 전계효과트랜지스터에 소오스가 연결된 NMOS트랜지스터이고, 상기 제2 전계효과트랜지스터는 상기 전원 전압에 드레인이 연결되고 상기 제1 전계효과트랜지스터에 게이트가 연결되며 상기 제3 전계효과트랜지스터에 소오스가 연결된 NMOS트랜지스터이다.Preferably, the first field effect transistor is an NMOS transistor having a gate and a drain connected to the power supply voltage, and a source connected to the second field effect transistor, the second field effect transistor, and the fourth field effect transistor. The second field effect transistor is an NMOS transistor having a drain connected to the power supply voltage, a gate connected to the first field effect transistor, and a source connected to the third field effect transistor.

또, 상기 제3 전계효과트랜지스터는 상기 제1 전계효과트랜지스터에 게이트가 연결되고 상기 제2 전계효과트랜지스터에 드레인과 소오스가 공통으로 연결되며 상기 제5 전계효과트랜지스터에 드레인과 소오스가 공통으로 연결된 NMOS트랜지스터이고, 상기 제4 전계효과트랜지스터는 상기 제1 전계효과트랜지스터에 드레인이 연결되고 상기 입력 신호에 게이트가 연결되며 소오스는 접지된 NMOS트랜지스터이다.In the third field effect transistor, an NMOS gate is connected to the first field effect transistor, a drain and a source are commonly connected to the second field effect transistor, and a drain and a source are commonly connected to the fifth field effect transistor. The fourth field effect transistor is a transistor having a drain connected to the first field effect transistor, a gate connected to the input signal, and a source of which is a grounded NMOS transistor.

또한, 상기 제5 전계효과트랜지스터는 상기 제3 전계효과트랜지스터에 드레인이 연결되고 상기 입력 신호에 게이트가 연결되며 소오스는 접지된 NMOS트랜지스터이고, 상기 제2 전계효과트랜지스터는 커플링 캐패시터이다.The fifth field effect transistor is a drain connected to the third field effect transistor, a gate connected to the input signal, and a source is a grounded NMOS transistor, and the second field effect transistor is a coupling capacitor.

상기 본 발명에 의하여 출력 특성은 향상되면서도 전력 소모는 감소된다.According to the present invention, the output characteristic is improved while the power consumption is reduced.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.

도 2는 본 발명에 따른 모스 부트스트랩 인버터 회로도이다. 상기 도 2에 도시된 모스 부트스트랩 인버터 회로는 전원 전압인 Vdd에 드레인과 게이트가 연결된 제1 전계효과트랜지스터(21) 예컨대 제1 NMOS트랜지스터(21)와, 상기 제1 NMOS트랜지스터(21)의 소오스에 게이트가 연결되고 상기 Vdd에 드레인이 연결된 제2 전계효과트랜지스터(23) 예컨대 제2 NMOS트랜지스터(23)와, 상기 제2 NMOS트랜지스터(23)의 게이트에 게이트가 연결되고 상기 제2 NMOS트랜지스터(23)의 소오스에 드레인과 소오스가 연결된 제3 전계효과트랜지스터(25) 예컨대 제3 NMOS트랜지스터(25)와, 입력 신호에 게이트가 연결되고 상기 제3 NMOS트랜지스터(25)의 게이트에 드레인이 연결되고 소오스는 접지된 제4 전계효과트랜지스터(27) 예컨대 제4 NMOS트랜지스터(27), 및 상기 입력 신호에 게이트가 연결되고 상기 제3 NMOS트랜지스터(25)의 소오스에 드레인이 연결되며 소오스는 접지된 제5 전계효과트랜지스터(29) 예컨대 제5 NMOS트랜지스터(29)로 구성되어 있다.2 is a Morse bootstrap inverter circuit diagram according to the present invention. In the MOS bootstrap inverter circuit shown in FIG. 2, the first field effect transistor 21, for example, the first NMOS transistor 21 and the source of the first NMOS transistor 21 connected to a drain and a gate at a power supply voltage Vdd. A second field effect transistor 23, for example, a second NMOS transistor 23, a gate connected to a gate of the second NMOS transistor 23, and a second NMOS transistor 23 23, a third field effect transistor 25, for example, a third NMOS transistor 25 having a drain and a source connected to the source, a gate connected to an input signal, and a drain connected to a gate of the third NMOS transistor 25; The source is connected to a grounded fourth field effect transistor 27, for example, a fourth NMOS transistor 27, and a gate connected to the input signal, and a drain connected to the source of the third NMOS transistor 25. The source is grounded fifth field-effect transistor 29 for example, it is composed of a fifth NMOS transistor (29).

상기 제5 NMOS트랜지스터(29)의 드레인으로부터 출력 신호가 출력된다.An output signal is output from the drain of the fifth NMOS transistor 29.

상기 제2 NMOS트랜지스터(23)는 능동 부하로서 작용하고 상기 제3 NMOS트랜지스터(25)는 게이트-채널간 캐패시턴스(gate-channel capacitance)를 가지며 커플링 캐패시터와 동일한 기능을 갖는다.The second NMOS transistor 23 acts as an active load and the third NMOS transistor 25 has a gate-channel capacitance and has the same function as a coupling capacitor.

또, 상기 제2 NMOS트랜지스터(23)의 게이트에 걸리는 전압을 Vboot라 하면, 상기 Vboot는 (Vdd-Vth1)로 고정된 값으로 나타나지 않고 상기 제1 NMOS트랜지스터(21)와 상기 제4 NMOS트랜지스터(27)의 활성화 레벨의 비에 의해 결정된다. 여기서 상기 Vth1은 상기 제1 NMOS트랜지스터(21)의 문턱 전압이다.When the voltage across the gate of the second NMOS transistor 23 is Vboot, the Vboot does not appear as a fixed value of (Vdd-Vth1) and the first NMOS transistor 21 and the fourth NMOS transistor ( 27) is determined by the ratio of the activation levels. Here, Vth1 is a threshold voltage of the first NMOS transistor 21.

따라서, 상기 제1 NMOS트랜지스터(21)와 상기 제4 NMOS트랜지스터(27)의 크기를 조정하면 상기 Vboot의 레벨을 원하는 값으로 조정할 수가 있게 된다.Therefore, if the size of the first NMOS transistor 21 and the fourth NMOS transistor 27 are adjusted, the level of the Vboot can be adjusted to a desired value.

상기 도 2에 도시된 모스 부트스트랩 인버터 회로의 동작을 설명하기로 한다. 먼저 상기 입력 신호가 논리 로우일 경우, 상기 제4 NMOS트랜지스터(27)와 상기 제5 MOS트랜지스터(29)는 비활성화된다. 따라서 출력 신호는 논리 로우에서 점점 높아지게 되는데 이 부분의 전압 상승은 상기 제3 NMOS트랜지스터(25)의 커플링 작용으로 인해 상기 Vboot전압도 상승시키게 된다. 결국 상기 Vboot전압을 이전에 입력 전압이 논리 하이였을 때의 전압에다 Vdd에 가까운 전압이 더해지게 되므로 상기 제2 NMOS트랜지스터(23)은 출력 전압을 Vdd로 완전히 만들 수 있을 정도로 충분히 활성화될 수 있어 결과적으로 상기 출력 전압은 완전한 Vdd로 된다.The operation of the MOS bootstrap inverter circuit shown in FIG. 2 will be described. First, when the input signal is logic low, the fourth NMOS transistor 27 and the fifth MOS transistor 29 are deactivated. Therefore, the output signal is gradually increased at the logic low, and the voltage rise in this portion also increases the V boot voltage due to the coupling action of the third NMOS transistor 25. As a result, the V boot voltage is added to a voltage close to Vdd to a voltage when the input voltage was logic high before, so that the second NMOS transistor 23 can be sufficiently activated to make the output voltage Vdd completely. As a result, the output voltage becomes a complete Vdd.

다음에 상기 입력 신호가 논리 하이일 경우, 상기 제4 NMOS트랜지스터(27)와 상기 제5 NMOS트랜지스터(29)는 활성화된다. 그러면 상기 Vboot는 상기 제1 NMOS트랜지스터(21)의 활성화 전압 레벨과 상기 제4 NMOS트랜지스터(27)의 활성화 전압 레벨에 의해 결정되므로 상기 제4 NMOS트랜지스터(27)가 비활성화될 때보다는 낮아진다. 따라서 상기 제2 NMOS트랜지스터(23)는 완전히 활성화 되지 못하므로 상기 제2 NMOS트랜지스터(23)를 통해 흐르는 전류는 종래보다 줄어든다. 그렇기 때문에 상기 제5 NMOS트랜지스터(29)가 활성화되어 있더라도 상기 제5 NMOS트랜지스터(29)를 통해 접지단으로 흐르는 전류의 양은 종래보다 적어져서 그만큼 전력 소모가 감소되는 것이다.Next, when the input signal is logic high, the fourth NMOS transistor 27 and the fifth NMOS transistor 29 are activated. Then, Vboot is lowered than when the fourth NMOS transistor 27 is deactivated because it is determined by the activation voltage level of the first NMOS transistor 21 and the activation voltage level of the fourth NMOS transistor 27. Therefore, since the second NMOS transistor 23 is not fully activated, the current flowing through the second NMOS transistor 23 is reduced than before. Therefore, even though the fifth NMOS transistor 29 is activated, the amount of current flowing through the fifth NMOS transistor 29 to the ground terminal is smaller than that of the related art, thereby reducing power consumption.

상기 출력 전압을 상기 접지 전압에 가까운 전압으로 강하시키기 위해서 즉, 상기 모스 부트스트랩 인버터 회로의 출력 특성을 향상시키기 위해서 상기 제5 NMOS트랜지스터(29)의 게이트 폭이 커질 경우에도 상기 제5 NMOS트랜지스터(29)를 통해 흐르는 전류의 양은 종래보다 적으므로 전력 소모는 종래보다 감소된다. 상기 모스 부트스트랩 인버터 회로의 출력 특성이 향상된다는 것은 곧 인버터의 기능이 좋아진다는 것을 나타낸다.When the gate width of the fifth NMOS transistor 29 is increased to reduce the output voltage to a voltage close to the ground voltage, that is, to improve the output characteristics of the MOS bootstrap inverter circuit, the fifth NMOS transistor ( The amount of current flowing through the current 29 is less than that of the prior art, and thus the power consumption is reduced. Improving the output characteristics of the MOS bootstrap inverter circuit indicates that the function of the inverter is improved.

또 상기 제4 NMOS트랜지스터(27)의 크기를 조정함으로써 상기 도 2에 도시된 모스 부트스트랩 인버터 회로의 동작 속도가 향상시키고, 전력 소모를 감소시킬 수 있다.In addition, by adjusting the size of the fourth NMOS transistor 27, the operation speed of the MOS bootstrap inverter circuit illustrated in FIG. 2 may be improved and power consumption may be reduced.

도 3은 상기 도 1의 모스 부트스트랩 인버터 회로의 전력 소모량과 시간 지연을 측정하기 위한 회로도이다. 상기 도 3에 도시된 모스 부트스트랩 인버터의 출력단에 100[Ω]의 저항과 1[㎊]의 캐패시터가 직렬로 연결되어 있다. 상기 제1 캐패시터의 일단은 접지되어있고 상기 제1 저항과 상기 제1 캐패시터가 공통으로 연결된 부분을 통해서 출력 신호가 출력된다.3 is a circuit diagram for measuring power consumption and time delay of the MOS bootstrap inverter circuit of FIG. 1. A resistor of 100 [kW] and a capacitor of 1 [kW] are connected in series to the output terminal of the MOS bootstrap inverter shown in FIG. One end of the first capacitor is grounded and an output signal is output through a portion where the first resistor and the first capacitor are commonly connected.

도 4는 상기 도 2의 모스 부트스트랩 인버터 회로의 전력 소모량과 시간 지연을 측정하기 위한 회로도이다. 상기 도 4에 도시된 모스 부트스트랩 인버터의 출력단에도 100[Ω]의 제2 저항과 1[㎊]의 제2 캐패시터가 직렬로 연결되어 있다. 상기 제2 캐패시터의 일단은 접지되어있고 상기 제2 저항과 상기 제2 캐패시터가 공통으로 연결된 부분을 통해서 출력 신호가 출력된다.FIG. 4 is a circuit diagram for measuring power consumption and time delay of the MOS bootstrap inverter circuit of FIG. 2. In the output terminal of the MOS bootstrap inverter shown in FIG. 4, a second resistor of 100 [kW] and a second capacitor of 1 [kW] are connected in series. One end of the second capacitor is grounded, and an output signal is output through a portion in which the second resistor and the second capacitor are connected in common.

도 5는 상기 도 3에 도시된 회로의 출력 신호와 상기 도 4에 도시된 회로의 출력 신호의 시간 지연을 비교하기 위하여 도시한 파형도이다. 상기 도 5에서 Q1은 상기 도 3에 도시된 회로의 출력 신호의 파형이고, Q2는 상기 도 4에 도시된 회로의 출력 신호의 파형이다. 상기 출력 신호들이 논리 로우에서 논리 하이로 천이될 때 상기 Q2의 상승 곡선(D2)이 상기 Q1의 상승 곡선(D1)보다 완만하게 나타나 있는데 이것은 상기 Q2의 시간 지연이 상기 Q1의 지연 시간보다 길다는 것을 의미한다. 즉, 상기 Q1의 전달 지연(propagation delay)이 174[㎰]인데 반해 상기 Q2의 전파 지연은 350[㎰]로서 상기 Q1보다 약 2배 정도 속도가 늦다는 것을 알 수 있다.FIG. 5 is a waveform diagram illustrating a time delay between the output signal of the circuit of FIG. 3 and the output signal of the circuit of FIG. 4. In FIG. 5, Q1 is a waveform of the output signal of the circuit shown in FIG. 3, and Q2 is a waveform of the output signal of the circuit shown in FIG. When the output signals transition from logic low to logic high, the rising curve D2 of Q2 appears to be gentler than the rising curve D1 of Q1, indicating that the time delay of Q2 is longer than the delay time of Q1. Means that. That is, the propagation delay of Q1 is 174 [kHz], whereas the propagation delay of Q2 is 350 [kHz], which is about 2 times slower than that of Q1.

도 6은 상기 도 3에 도시된 회로와 상기 도 4에 도시된 회로의 전류 소모량을 비교하기 위하여 도시한 파형도이다. 상기 도 6에서 Q3은 상기 도 3에 도시된 회로의 출력 신호의 전류 소모량을 나타낸 것이고, Q4는 상기 도 4에 도시된 회로의 출력 신호의 전류 소모량을 나타낸 것이다. 상기 도 3에 도시된 회로에서 소모되는 전류는 46[㎃]이고, 상기 도 4에 도시된 회로에서 소모되는 전류는 19[㎃]이다. 즉, 상기 도 4에 도시된 회로에서 소모되는 전류가 상기 도 3에 도시된 회로에서 소모되는 전류보다 40[％] 가량 적다. 이것을 전력으로 환산하면 상기 도 3에 도시된 회로에서 소모되는 전력은 103.6[㎽]/stage이고, 상기 도 4에 도시된 회로에서 소모되는 전력은 25.0[㎽]/stage이다. 즉, 상기 도 4에 도시된 회로에서 소모되는 전력은 상기 도 3에 도시된 회로에서 소모되는 전력의 25[％]에 지나지 않는다. 그만큼 본 발명의 모스 부트스트랩 인버터 회로에서 소모되는 전력이 종래의 모스 부트스트랩 인버터 회로에서 소모되는 전력보다 적다는 것을 나타낸다.FIG. 6 is a waveform diagram illustrating the current consumption of the circuit shown in FIG. 3 and the circuit shown in FIG. 4. In FIG. 6, Q3 represents the current consumption of the output signal of the circuit shown in FIG. 3, and Q4 represents the current consumption of the output signal of the circuit shown in FIG. The current consumed in the circuit shown in FIG. 3 is 46 [kW], and the current consumed in the circuit shown in FIG. 4 is 19 [K]. That is, the current consumed in the circuit shown in FIG. 4 is about 40 [%] less than the current consumed in the circuit shown in FIG. When this is converted into electric power, the power consumed in the circuit shown in FIG. 3 is 103.6 [kW] / stage, and the power consumed in the circuit shown in FIG. 4 is 25.0 [kW] / stage. That is, the power consumed by the circuit shown in FIG. 4 is only 25 [%] of the power consumed by the circuit shown in FIG. The power consumed in the MOS bootstrap inverter circuit of the present invention is less than that consumed in the conventional MOS bootstrap inverter circuit.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명의 모스 부트스트랩 인버터 회로에 따르면 출력 특성은 향상되면서도 소모되는 전력은 종래에 비해 25[％]로 감소한다.As described above, according to the Morse bootstrap inverter circuit of the present invention, the power consumption is reduced to 25 [%] as compared with the related art while the output characteristics are improved.

Claims (7)

전원 전압에 연결되어 바이어스를 제공하는 제1 전계효과트랜지스터;A first field effect transistor coupled to the power supply voltage for providing a bias; 상기 제1 전계효과트랜지스터와 상기 전원 전압에 연결되어 상기 제1 전계효과트랜지스터로부터 바이어스를 제공받아 능동 부하의 역할을 하는 제2 전계효과트랜지스터;A second field effect transistor connected to the first field effect transistor and the power supply voltage to receive a bias from the first field effect transistor and serve as an active load; 상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터에 연결되어 게이트-채널간 캐패시턴스를 갖는 제3 전계효과트랜지스터;A third field effect transistor connected to the first field effect transistor and the second field effect transistor, the third field effect transistor having a gate-channel capacitance; 상기 제1 전계효과트랜지스터와 입력 신호에 연결되어 상기 제1 전계효과트랜지스터가 제공하는 바이어스를 제어하는 제4 전계효과트랜지스터; 및A fourth field effect transistor connected to the first field effect transistor and an input signal to control a bias provided by the first field effect transistor; And 상기 입력 신호와 상기 제3 전계효과트랜지스터에 연결되어 인버팅 증폭기의 역할을 하는 제5 전계효과트랜지스터를 구비하는 것을 특징으로 하는 모스 부트스트랩 인버터 회로.And a fifth field effect transistor connected to the input signal and the third field effect transistor to serve as an inverting amplifier. 제1항에 있어서, 상기 제1 전계효과트랜지스터는 상기 전원 전압에 게이트와 드레인이 연결되고 상기 제2 전계효과트랜지스터와 상기 제2 전계효과트랜지스터 및 상기 제4 전계효과트랜지스터에 소오스가 연결된 NMOS트랜지스터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.The transistor of claim 1, wherein the first field effect transistor is an NMOS transistor having a gate and a drain connected to the power supply voltage, and a source connected to the second field effect transistor, the second field effect transistor, and the fourth field effect transistor. Morse bootstrap inverter circuit, characterized in that. 제1항에 있어서, 상기 제2 전계효과트랜지스터는 상기 전원 전압에 드레인이 연결되고 상기 제1 전계효과트랜지스터에 게이트가 연결되며 상기 제3 전계효과트랜지스터에 소오스가 연결된 NMOS트랜지스터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.2. The MOS transistor of claim 1, wherein the second field effect transistor is an NMOS transistor having a drain connected to the power supply voltage, a gate connected to the first field effect transistor, and a source connected to the third field effect transistor. Bootstrap inverter circuit. 제1항에 있어서, 상기 제3 전계효과트랜지스터는 상기 제1 전계효과트랜지스터에 게이트가 연결되고 상기 제2 전계효과트랜지스터에 드레인과 소오스가 공통으로 연결되며 상기 제5 전계효과트랜지스터에 드레인과 소오스가 공통으로 연결된 NMOS트랜지스터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.The third field effect transistor of claim 1, wherein a gate is connected to the first field effect transistor, a drain and a source are commonly connected to the second field effect transistor, and a drain and a source are connected to the fifth field effect transistor. Morse bootstrap inverter circuit, characterized in that the commonly connected NMOS transistor. 제1항에 있어서, 상기 제4 전계효과트랜지스터는 상기 제1 전계효과트랜지스터에 드레인이 연결되고 상기 입력 신호에 게이트가 연결되며 소오스는 접지된 NMOS트랜지스터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.The MOS bootstrap inverter circuit of claim 1, wherein the fourth field effect transistor is a drain connected to the first field effect transistor, a gate connected to the input signal, and a source of which is a grounded NMOS transistor. 제1항에 있어서, 상기 제5 전계효과트랜지스터는 상기 제3 전계효과트랜지스터에 드레인이 연결되고 상기 입력 신호에 게이트가 연결되며 소오스는 접지된 NMOS트랜지스터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.The MOS bootstrap inverter circuit of claim 1, wherein the fifth field effect transistor is a NMOS transistor having a drain connected to the third field effect transistor, a gate connected to the input signal, and a source of which is a grounded NMOS transistor. 제1항에 있어서, 상기 제2 전계효과트랜지스터는 커플링 캐패시터인 것을 특징으로 하는 모스 부트스트랩 인버터 회로.2. The MOS bootstrap inverter circuit of claim 1, wherein the second field effect transistor is a coupling capacitor.
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