KR100207429B1 - Method for flatening ray control device - Google Patents
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Abstract
본 발명은 액츄에이터의 토폴러지를 개선하기 위한 광로 조절 장치의 평탄화 방법에 관한 것으로서, 복수 개의 능동 소자가 매트릭스 구조로 형성된 구동 기판의 상부에 보호층을 형성시키는 제1단계와, 상기 보호층의 상부에 식각 스톱층을 형성시키는 제2단계와, 상기 식각 스톱층의 상부에 폴리머로 이루어진 평탄화층을 형성시키는 제3단계와, 상기 평탄화층의 상부를 화학적 기계 연마 공정에 의하여 평탄화 하는 제4단계로 이루어진 방법으로 광로 조절 장치의 액츄에이터가 형성될 부분을 평탄화 함으로써, 액츄에이터의 상부 전극을 평탄한 상태로 제공할 수 있을 뿐만 아니라 소정 형상의 액츄에이터를 형성시킬 때 액티브 매트릭스를 구성하는 식각 스톱층이 화학적 손상을 받는 것을 방지시켜서 광로 조절 장치의 성능 및 신뢰성을 향상시킨다.The present invention relates to a planarization method of an optical path control device for improving the topology of an actuator, the method comprising: forming a protective layer on an upper portion of a driving substrate having a plurality of active elements formed in a matrix structure; A second step of forming an etch stop layer in the second step, a third step of forming a planarization layer made of a polymer on top of the etch stop layer, and a fourth step of planarizing the top of the planarization layer by a chemical mechanical polishing process By planarizing the part where the actuator of the optical path control device is to be formed, the upper electrode of the actuator can be provided in a flat state, and the etch stop layer constituting the active matrix when forming the actuator of a predetermined shape can prevent chemical damage. Improves performance and reliability of optical path control by preventing receiving .
Description
제1도는 일반적인 광로 조절 장치의 액츄에이터를 개략적으로 도시한 부분 확대 사시도.1 is a partially enlarged perspective view schematically showing an actuator of a general optical path adjusting device.
제2도 (a) 및 (b)는 종래의 발명에 따른 광로 조절 장치의 평탄화 방법을 개략적으로 도시한 공정도.2 (a) and (b) are process drawings schematically showing a planarization method of an optical path control apparatus according to a conventional invention.
제3도 (a) 내지 (d)는 본 발명에 따른 광로 조절 장치의 평탄화 방법을 순차적으로 도시한 공정도.3 (a) to (d) is a process chart sequentially showing a planarization method of the optical path control apparatus according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
110 : 액티브 매트릭스 111 : 실리콘 기판110: active matrix 111: silicon substrate
112 : 보호층 113 : 식각 스톱층112: protective layer 113: etch stop layer
140 : 평탄화층140: planarization layer
본 발명은 투사형 화상 표시 장치로 사용되는 광로 조절 장치용 액츄에이터의 토폴러지를 개선하기 위한 광로 조절 장치의 평탄화 방법에 관한 것으로서, 특히, 폴리머의 일종인 아쿠폴로(ACCUFLO)를 재료로 사용하여 스핀 온 폴리머 공정으로 평탄화층을 형성한 후, 화학적 기계 연마 공정으로 평탄화함으로써 광로 조절 장치의 액츄에이터가 형성될 평탄한 표면을 제공하기 위한 광로 조절 장치의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of an optical path control device for improving the topology of an actuator for an optical path control device used as a projection image display device. In particular, the present invention spins on a material using ACUUFLO, which is a kind of polymer, as a material. After forming a planarization layer by a polymer process, and then planarizing by a chemical mechanical polishing process, the present invention relates to a planarization method of an optical path control device for providing a flat surface on which an actuator of the optical path control device is to be formed.
일반적으로, 화상 표시 장치로 사용되는 평판 디스플레이 장치(FPD)는 무게, 부피, 및 전력 소모가 큰 진공관(CRT)을 대체하기 위한 평탄 표시 장치로서, 투사형 디스플레이와 직시형 디스플레이로 구분되며 또한 이러한 디스플레이 장치에 사용되는 소자는 PDP, EL, LED, FED 등과 같이 전계 작용에 의하여 방출되는 전자의 직접 또는 간접적인 가시광으로 화상을 나타내는 방출형 디스플레이 장치와 LCD, ECD, DMD, AMA, GLV 등과 같이 광밸브(light valve)로 작용하여 전자의 방출없이 반사광에 의하여 화상을 나타내는 비방출형 디스플레이 장치로 구분된다.In general, a flat panel display (FPD), which is used as an image display device, is a flat display device for replacing a vacuum tube (CRT) having a high weight, volume, and power consumption, and is classified into a projection display and a direct view display. The device used in the device is an emission display device that displays an image by direct or indirect visible light of electrons emitted by electric field action such as PDP, EL, LED, FED, and light valve such as LCD, ECD, DMD, AMA, GLV, etc. It acts as a light valve and is classified into a non-emission display device that displays an image by reflected light without emitting electrons.
이때, 상기 AMA(actuated mirror array: 이하 액츄에이터라 칭함)는 전자-광학적 비선형 특성을 향상시키기 위하여 능동 소자가 능동 행렬 구동 방식(active matrix addrssing)으로 구성된 액티브 매트릭스(active matrix)상에 복수 개의 층이 순차적으로 적층된 미러 어레이를 소정 형상으로 패터닝시킴으로서 형성되며, 상기 액츄에이터는 상기 복수 개의 층들 중 신호 전극 및 공통 전극으로 각각 작용하는 2개의 도전층 사이에 압전 세라믹 조성물로 이루어진 절연층이 개재되어 있는 캔틸레버 구조로 형성되어 있고 상기 2개의 도전층에 인가되는 전기적 신호에 의한 상기 압전 재료의 압전 변형에 의하여 광원으로부터 방사되는 백색광을 스크린 상에 제어된 광로를 따라서 반사시켜서 광원을 나타낸다.In this case, the AMA (actuated mirror array) is a plurality of layers on an active matrix (active matrix) consisting of active matrix addrssing active elements in order to improve the electro-optical nonlinear characteristics It is formed by patterning sequentially stacked mirror arrays into a predetermined shape, and the actuator is a cantilever in which an insulating layer made of a piezoelectric ceramic composition is interposed between two conductive layers each serving as a signal electrode and a common electrode among the plurality of layers. The light source is formed by reflecting the white light emitted from the light source by the piezoelectric deformation of the piezoelectric material by the electrical signal applied to the two conductive layers along the controlled light path on the screen.
즉, 제1도를 참조하면, 소정 형상으로 형성된 액츄에이터(120)는 복수 개의 능동 소자(도시되어 있지 않음)가 매트릭스 구조로 내장된 액티브 매트릭스(110)상에 순차적으로 적층되어 있는 복수개의 층들을 포함하고 일단부가 상기 액티브 매트릭스(110)의 표면상에 부착된 지지부와 타단부가 상기 액티브 매트릭스(110)의 표면으로부터 소정 간격으로 이격되어 있는 캔틸레버 구조로 형성되어 있으며 상기 복수개의 층들은 멤브레인(121)과, 하부 전극(122)과, 변형부(123)와, 상부 전극(124)으로 이루어진다.That is, referring to FIG. 1, the actuator 120 formed in a predetermined shape includes a plurality of layers sequentially stacked on an active matrix 110 in which a plurality of active elements (not shown) are built in a matrix structure. And a cantilever structure, one end of which is attached to the surface of the active matrix 110 and the other end of which is spaced apart from the surface of the active matrix 110 by a predetermined interval, wherein the plurality of layers are the membrane 121. ), A lower electrode 122, a deformable portion 123, and an upper electrode 124.
이 때, 상기 하부 전극(122)은 상기 액티브 매트릭스(110)에 내장되어 있는 복수 개의 능동 소자와 전기적으로 연결되어서 신호 전극으로 작용하는 반면에 상기 상부 전극(124)은 반사 특성이 양호한 공통 전극으로 작용한다.In this case, the lower electrode 122 is electrically connected to a plurality of active elements embedded in the active matrix 110 to act as a signal electrode, whereas the upper electrode 124 is a common electrode having good reflection characteristics. Works.
따라서, 상기 능동 소자를 통하여 상기 하부 전극(122)에 전기적 신호가 인가되는 경우에 상기 하부 전극(122)과 상부 전극(124) 사이의 전위차 발생에 의하여 상기 변형부(123)가 압전 변형을 나타냄과 동시에 상기 액츄에이터(120)의 구동부가 소정의 각도로 틸팅되며 그 결과 반사면으로 작용하는 상기 상부 전극(124)의 표면으로 입사된 광원의 백색광이 반사되어서 도시되어 있지 않은 스크린상에 화상을 표시하게 된다.Accordingly, when an electrical signal is applied to the lower electrode 122 through the active element, the deformation part 123 exhibits a piezoelectric deformation due to the occurrence of a potential difference between the lower electrode 122 and the upper electrode 124. At the same time, the driving unit of the actuator 120 is tilted at a predetermined angle, and as a result, white light of a light source incident on the surface of the upper electrode 124 serving as a reflective surface is reflected to display an image on a screen not shown. Done.
한편, 상기 액티브 매트릭스(110)는 반도체 집적 회로 제조 공정에 의하여 실리콘 기판(111)상에 형성되는 MOS와 같은 트랜지스터로 이루어진 복수개의 능동 소자를 내장하고 있으므로 소정의 단차를 갖는 토폴러지를 구비하게 되고 이러한 불량한 토폴러지의 영향에 의하여 상기 액티브 매트릭스(110)상에 소정 형상으로 형성되는 액츄에이터(120)의 토폴러지 특히 반사면으로 작용하는 상부 전극(124)의 토폴러지가 불량한 상태로 유지되므로 상기 상부 전극(124)의 표면으로부터 빛의 반사를 제어하는 것이 어렵게 된다.On the other hand, since the active matrix 110 includes a plurality of active elements made of transistors such as MOS formed on the silicon substrate 111 by a semiconductor integrated circuit manufacturing process, the active matrix 110 includes a topology having a predetermined step. Under the influence of the bad topology, the topology of the actuator 120 formed in the predetermined shape on the active matrix 110, in particular, the topology of the upper electrode 124 serving as the reflective surface is maintained in a bad state, so that the top It is difficult to control the reflection of light from the surface of the electrode 124.
따라서 상부 전극(124)의 표면을 평탄한 상태로 제공하기 위한 종래 일실시예에 따르면 제1도에 도시되어 있는 바와 같은 캔틸레버 구조의 액츄에이터(120)를 형성시키기 위하여 상기 액티브 매트릭스(110)를 구성하는 식각 스톱층(113)상에 형성되는 희생층(130)을 평탄화시키는 방안이 제안되었다.Therefore, according to one exemplary embodiment for providing the surface of the upper electrode 124 in a flat state, the active matrix 110 may be configured to form an actuator 120 having a cantilever structure as shown in FIG. 1. A method of planarizing the sacrificial layer 130 formed on the etch stop layer 113 has been proposed.
즉, 제2도(a) 및 (b)에 도시되어 있는 바와 같이, 실리콘 기판(111)상에 매트릭스 구조로 형성된 복수개의 능동 소자를 보호하기 위한 보호층(112) 및 상기 보호층(112)을 식각 용액으로부터 보호하기 위한 식각 스톱층(113)을 상기 실리콘 기판(111)상에 순차적으로 적층시킴으로서 액티브 매트릭스(110)를 형성시킬 때 상기 능동 소자에 의한 불량한 토폴러지를 개선시키기 위하여 상기 식각 스톱층(113)상에 적층되는 소정 두께의 희생층(130)을 화학 기계 연마 공정(CMP)에 의하여 평탄화시킨다.That is, as shown in FIGS. 2A and 2B, a protective layer 112 and a protective layer 112 for protecting a plurality of active elements formed in a matrix structure on the silicon substrate 111. The etch stop layer 113 to sequentially protect the etch stop layer 113 on the silicon substrate 111 to form an active matrix 110 by forming the active matrix 110 to improve the poor topologies caused by the active element. The sacrificial layer 130 of a predetermined thickness deposited on the layer 113 is planarized by a chemical mechanical polishing process (CMP).
그러나, 제2도 (b)를 참조하면, 평탄화 처리 후 상기 희생층(130)의 적층 두께가 상기 식각 스톱층(113)의 토폴러지의 단차에 의하여 상이한 값(도면 부호 I 및 II 참조)을 나타내므로 소정 형상의 액츄에이터(120)를 형성시키기 위한 이 후의 식각 공정의 수행시 상기 식각 스톱층(113)에 있어서 상대적으로 낮은 단차를 갖는 부분(I)을 완전히 제거하기 위하여 상대적으로 높은 단차를 갖는 부분(II)이 화학적으로 손상 받게 되며 그 결과 상기 식각 스톱층(113)의 손상 부위를 통하여 노출되는 상기 보호층(112)의 일부가 식각 용액에 용해됨으로서 액티브 매트릭스(110)에 내장되어 있는 능동 소자가 누설 전류를 발생시키며 이에 의해서 광로 조절 장치의 성능을 저하시킨다는 문제점이 야기된다.However, referring to FIG. 2 (b), after the planarization process, the stack thickness of the sacrificial layer 130 has a different value (see reference numerals I and II) due to the step difference in the topology of the etch stop layer 113. In the following etching process for forming an actuator 120 having a predetermined shape, a relatively high step is removed to completely remove the portion I having a relatively low step in the etch stop layer 113. Part II is chemically damaged, and as a result, a portion of the protective layer 112 exposed through the damaged portion of the etch stop layer 113 is dissolved in an etching solution, thereby forming an active material embedded in the active matrix 110. The problem arises that the device generates a leakage current, thereby degrading the performance of the optical path control device.
또한, 희생층(130)을 저압 화학 기상 증착 공정(LPCVD)과 같은 화학 기상 증착 공정(CVD)에 의하여 식각 스톱층(113)상에 형성시킬 때, 평탄화 공정을 수행할 수 있도록 약 2내지 3㎛ 정도의 두께를 유지시켜야 하지만, 한 번의 증착 공정 수행에 의하여 상기된 바와 같은 적층 두께로 희생층(130)을 형성시키는 경우에 상기 희생층(130)은 자체 스트레스 영향하에서 균열 발생과 같은 문제점이 야기되며 이를 해소시키기 위하여 희생층(130)을 형성시키기 위한 증착 공정을 다수회 수행해야 하므로 공정 시간 및 공정 비용이 증가하게 된다.In addition, when the sacrificial layer 130 is formed on the etch stop layer 113 by a chemical vapor deposition process (CVD), such as a low pressure chemical vapor deposition process (LPCVD), the planarization process may be performed. Although the thickness must be maintained at a thickness of about μm, when the sacrificial layer 130 is formed at the lamination thickness as described above by performing one deposition process, the sacrificial layer 130 has problems such as cracking under self-stress effect. In order to solve this problem, the deposition process for forming the sacrificial layer 130 needs to be performed a plurality of times, thereby increasing the process time and the process cost.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 본 발명의 목적은 액티브 매트릭스상에 액츄에이터가 형성될 평탄한 표면에 제공하여, 이후 상기 평탄한 표면에 순차적으로 적층 되어 형성될 액츄에이터의 미러 어레이의 토폴러지를 향상시키고 또한 상기 미러 어레이를 소정 형상으로 패터닝시킬 때 상기 액티브 매트릭스를 구성하는 식각 스톱층이 화학적 손상을 받는 것을 방지시켜서 광로 조절 장치의 성능 및 신뢰성을 향상시킬 수 있는 광로 조절 장치의 평탄화 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. An object of the present invention is to provide a flat surface on which an actuator is to be formed on an active matrix, and then mirror the array of actuators to be sequentially stacked on the flat surface. Of the optical path control device capable of improving the topology of the optical path control device and improving the topologies of the optical matrix and preventing the etch stop layer constituting the active matrix from chemical damage when the mirror array is patterned into a predetermined shape. It is to provide a planarization method.
상기 목적을 달성하기 위하여, 본 발명은, 액츄에이터의 토폴러지를 개선하기 위한 광로 조절 장치의 평탄화 방법에 있어서, 복수 개의 능동 소자가 매트릭스 구조로 형성된 구동 기판의 상부에 보호층을 형성시키는 제1단계와, 상기 보호층의 상부에 식각 스톱층을 형성시키는 제2단계와, 상기 식각 스톱층의 상부에 폴리머로 이루어진 평탄화층을 형성시키는 제3단계와, 상기 평탄화층의 상부를 화학적 기계 연마 공정에 의하여 평탄화 하는 제4단계로 이루어진 광로 조절 장치의 평탄화 방법을 제공한다.In order to achieve the above object, the present invention, in the planarization method of the optical path control device for improving the topology of the actuator, the first step of forming a protective layer on the drive substrate formed of a plurality of active elements in a matrix structure And a second step of forming an etch stop layer on the protective layer, a third step of forming a planarization layer made of polymer on the etch stop layer, and an upper part of the planarization layer in a chemical mechanical polishing process. Provided is a planarization method of an optical path control apparatus having a fourth step of planarization.
본 발명의 일실시예에 따르면, 상기 평탄화층은, 점성이 60% 이상인 폴리머로 이루어진 것을 특징으로 한다.According to one embodiment of the invention, the planarization layer is characterized in that made of a polymer having a viscosity of 60% or more.
본 발명의 일실시예에 따르면, 상기 평탄화층은, 아쿠폴로(ACCUFLO)로 이루어진 것을 특징으로 한다.According to an embodiment of the present invention, the planarization layer is characterized in that it is made of Acoupolo (ACCUFLO).
본 발명의 일실시예에 따르면, 상기 평탄화층은, 스핀 코팅 방법에 의해서 이루어지는 것을 특징으로 한다.According to one embodiment of the invention, the planarization layer is characterized in that made by a spin coating method.
본 발명의 일실시예에 따르면, 상기 스핀 코팅은 그 용제로서 에틸 락테이트를 사용하는 것을 특징으로 한다.According to one embodiment of the invention, the spin coating is characterized in that using ethyl lactate as the solvent.
본 발명의 일실시예에 따르면, 상기 스핀 코팅에 사용된 용제는 핫 플레이트 베이킹 공정에 의하여 제거되는 것을 특징으로 한다.According to one embodiment of the invention, the solvent used in the spin coating is characterized in that it is removed by a hot plate baking process.
본 발명의 일실시예에 따르면, 상기 핫 플레이트 베이킹은 150 내지 250℃에서 1분 30초 내지 2분 30초 동안 가열하는 것을 특징으로 한다.According to one embodiment of the invention, the hot plate baking is characterized in that for 1 minute 30 seconds to 2 minutes 30 seconds at 150 to 250 ℃.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같으며, 종래 구성과 동일한 구성은 동일 도면 부호를 사용한다.Hereinafter, a preferred embodiment of the present invention with reference to the accompanying drawings in detail as follows, the same configuration as the conventional configuration uses the same reference numerals.
제3도(a) 내지 (d)는 본 발명의 일실시예에 따라서 액티브 매트릭스(110)상에 형성되고 다수의 층으로 구성된 구동부(120b)가 형성되는 평탄화층(140)의 표면을 평탄한 상태로 제공하여서 액츄에이터의 토폴러지를 개선시키기 위한 광로 조절 장치의 평탄화 방법이 순차적으로 도시된 공정도이다.3A to 3D show a planarized state of the planarization layer 140 in which the driving unit 120b formed on the active matrix 110 and formed of a plurality of layers is formed according to an embodiment of the present invention. The planarization method of the optical path control device for improving the topology of the actuator by providing as shown in FIG.
먼저, 본 발명의 1단계가 예시되어 있는 제3도 (a)를 참조하면, 반도체 집적 회로 제조 공정에 의하여 실리콘 기판(111)상에 형성된 MOS와 같은 트랜지스터로 이루어진 복수 개의 능동 소자(도시되어 있지 않음)가 매트릭스 구조로 형성된 액티브 매트릭스(110)의 상부에 이 후에 수행되는 증착 공정에 의해서 복수 개의 층으로 구성된 미러 어레이(M)를 형성시킬 때 상기 복수 개의 능도 소자가 고온의 분위기하에서 외부로부터 화학적 또는 물리적 손상을 받는 것을 방지시키기 위하여 증착 공정에 의하여 절연 물질을 상기 액티브 매트릭스(110)상에 소정 두께로 도포시킴으로서 상기 복수 개의 능동 소자를 보호하기 위한 보호층(112)을 형성시킨다.First, referring to FIG. 3A, which illustrates one step of the present invention, a plurality of active elements (not shown) made of transistors such as MOS formed on a silicon substrate 111 by a semiconductor integrated circuit manufacturing process are shown. The plurality of functional elements are formed from the outside in a high temperature atmosphere when forming a mirror array M composed of a plurality of layers by a deposition process which is subsequently performed on top of the active matrix 110 formed of a matrix structure. To prevent chemical or physical damage, a protective layer 112 is formed to protect the plurality of active devices by applying an insulating material to the active matrix 110 to a predetermined thickness by a deposition process.
여기에서, 상기 절연 물질은 상기 실리콘 기판(111)에 형성된 복수 개의 능동 소자가 상호간에 전기적으로 도통되는 것을 방지시키기 위한 절연 특성을 나타낼 수 있을 뿐만 아니라 상기 능동 소자의 표면 보호(passivation)특성을 나타내는 것이 바람직하며 이러한 특성 요구를 만족시키기 위하여 사용되는 절연 물질은 고온에서 양호한 유동 특성을 나타내는 인이 함유된 실리콘 산화물(PSG : phosphosilicate glass)또는 BPSG(borophosphosilicate glass)로 구성되고 이러한 절연 물질을 증착시키기 위한 증착 공정은 화학 기상 증착 공정(CVD)으로 이루어진다.Here, the insulating material may not only exhibit insulation characteristics for preventing the plurality of active elements formed on the silicon substrate 111 from being electrically connected to each other, and may also exhibit surface protection characteristics of the active elements. It is preferred that the insulating material used to meet these property requirements consists of phosphorus-containing silicon oxide (PSG) or borophosphosilicate glass (BPSG) which exhibits good flow characteristics at high temperatures and is suitable for depositing such insulating material. The deposition process consists of a chemical vapor deposition process (CVD).
즉, 상기 인이 함유된 산화 실리콘(PSG)은 화학 기상 증착 공정(CVD)시 H2O, N2및 O2분위기하에서 약 1 내지 25 기압의 압력과 약 1000 내지 1100℃ 정도의 온도 조건하에 SiO2를 상기 액티브 매트릭스(110)상에 증착시키는 동안 PH4형태로 인을 첨가시킴으로서 P2O5·SiO2와 같은 2원계 산화물로 구성된다.That is, the phosphorus-containing silicon oxide (PSG) is a chemical vapor deposition process (CVD) under a pressure of about 1 to 25 atm and temperature of about 1000 to 1100 ℃ under H 2 O, N 2 and O 2 atmosphere It is composed of binary oxides such as P 2 O 5 .SiO 2 by adding phosphorus in the form of PH 4 during the deposition of SiO 2 on the active matrix 110.
또한, 상기 BPSG(borophosphosilicate glass)는 상기 인이 함유된 실리콘 산화물(PSG)의 유동 특성 온도보다 낮은 온도 예를 들면 약 700℃ 정도의 온도에서 양호한 유동 특성을 나타낼 수 있도록 상기 인이 함유된 실리콘 산화물 조성에 B2H6성분을 첨가시킴으로서 형성된 B2O4·P2O5·SiO2조성의 4원계 산화물로 구성된다.In addition, the borophosphosilicate glass (BPSG) is a silicon oxide containing phosphorus so that it can exhibit a good flow characteristics at a temperature lower than the flow characteristic temperature of the phosphorus-containing silicon oxide (PSG), for example about 700 ℃ formed sikimeuroseo addition of B 2 H 6 components in the composition B 2 O 4 · P 2 O 5 · it consists of a quaternary oxide of SiO 2 composition.
한편, 이 후의 식각 공정에 의하여 상기 보호층(112)이 불산(HF) 용액에 노출되어서 화학적 손상을 입는 것을 방지시키기 위하여 상기 보호층(112)의 상부에 불산(HF) 용액에 대한 내식성이 양호한 절연 물질을 증착 공정에 의하여 소정 두께로 적층시켜서 제2도 (b)에 도시된 바와 같이 식각 스톱층(113)을 형성시킨다.On the other hand, in order to prevent the protective layer 112 is exposed to the hydrofluoric acid (HF) solution by the subsequent etching process to cause chemical damage, the corrosion resistance of the hydrofluoric acid (HF) solution on the upper portion of the protective layer 112 is good. The insulating material is deposited to a predetermined thickness by a deposition process to form an etch stop layer 113 as shown in FIG.
여기에서, 본 발명에 따르면, 상기 식각 스톱층(113)을 구성하는 절연 물질은 절연 특성이 양호할 뿐만 아니라 상기된 바와 같이 불산(HF) 용액에 대한 내식성이 우수한 실리콘 질화물(Si3N4) 조성으로 이루어지며 상기 증착 공정은 화학 기상 증착 공정 특히 저압 화학 기상 증착 공정(LPCVD) 또는 플라즈마 화학 기상 증착 공정(PECVD)에 의하여 수행된다.Here, according to the present invention, the insulating material constituting the etch stop layer 113 not only has good insulating properties but also has excellent corrosion resistance to hydrofluoric acid (HF) solution as described above (Si 3 N 4 ). The deposition process is carried out by a chemical vapor deposition process, in particular by a low pressure chemical vapor deposition process (LPCVD) or a plasma chemical vapor deposition process (PECVD).
상기된 바와 같이 액티브 매트릭스(110)상에 순차적으로 형성된 상기 보호층(112) 및 식각 스톱층(113)은 상기 액티브 매트릭스(110)에 형성된 복수 개의 능동 소자에 의하여 평탄한 표면 상태로 제공되지 못하고 소정의 단차를 갖는 토폴러지를 구비하게 된다.As described above, the protective layer 112 and the etch stop layer 113 sequentially formed on the active matrix 110 may not be provided in a flat surface state by a plurality of active elements formed in the active matrix 110. It is provided with a topology having a step of.
따라서, 후의 공정에 의하여 소정 형상으로 형성되는 액츄에이터(120)의 상부 전극(124)의 표면을 평탄한 표면 상태로 제공하기 위하여 상기된 바와 같이 토폴러지가 불량한 상태로 제공된 상기 식각 스톱층(113)상에 평탄화 물질을 소정 두께로 도포시킴으로서 제2도(c)에 도시된 바와 같이 평탄화층(140)을 형성시킨다.Accordingly, in order to provide the surface of the upper electrode 124 of the actuator 120 formed in a predetermined shape by a later process on the etch stop layer 113 provided with a poor topology as described above. The planarization layer 140 is formed as shown in FIG.
이 때, 상기 평탄화층(140)은 식각 스톱층(113)의 표면상에 상대적으로 큰 점성을 갖는 폴리머 예를 들면 약 60 이상의 점성을 갖는 아쿠플로(accuflo)를 스핀 코팅시키는 스핀 온 폴리머(SOP: spin on polimer)와 같은 도포 공정에 의하여 소정 두께로 적층시킨 후 화학 기계 연마 공정(CMP)와 같은 평탄화 공정을 수행함으로서 제공된다.In this case, the planarization layer 140 is a spin-on polymer (SOP) for spin coating a polymer having a relatively large viscosity, for example, acuflo having a viscosity of about 60 or more, on the surface of the etch stop layer 113. It is provided by laminating to a predetermined thickness by an application process such as spin on polimer and then performing a planarization process such as a chemical mechanical polishing process (CMP).
상기 아쿠플로와 같은 폴리머를 도포시키기 위한 본 발명의 일실시예에 따르면, 직경이 약 0.6㎝인 튜브를 통하여 상기 폴리머를 약 2000 rpm 정도의 속도로 회전되고 있는 식각 스톱층(113)상에 약 3 내지 4초 동안 도포시킨 후 소정의 시간 동안 상기 식각 스톱층(113)이 형성되어 있는 액티브 매트릭스(110)을 약 50000 rpm 정도의 가속도로 회전시킴으로서 상기 식각 스톱층(113)상에 상기 아쿠플로와 같은 폴리머를 균일한 두께로 도포시켜 평탄화층(140)을 형성시킨다.According to one embodiment of the invention for applying a polymer, such as the akuflo, the polymer is rotated at about 2000 rpm through a tube about 0.6 cm in diameter on an etch stop layer 113 which is being rotated. After applying for 3 to 4 seconds, the akuflo on the etch stop layer 113 by rotating the active matrix 110 on which the etch stop layer 113 is formed at an acceleration of about 50000 rpm. A flattening layer 140 is formed by applying a polymer such as a uniform thickness.
또한, 평탄화층(140)의 형성이 끝나면, 상기 평탄화층(140)을 조성하기 위해 이용 되어진 스핀 코팅(SPIN COATING) 공정에서 사용한 솔벤트(SOLVENT)를 제거하기 위해 150℃ 내지 250℃에서 (특히, 약 200℃ 정도)에서 1분 30초 내지 2분 30초(특히, 약 2분 정도) 동안 가열하는 핫 플레이트 베이킹(HOT PLATE BAKING) 처리를 한다.In addition, after the formation of the planarization layer 140 is completed, in order to remove the solvent (SOLVENT) used in the spin coating (SPIN COATING) process used to form the planarization layer 140 (particularly, Hot plate baking is performed at about 200 ° C. for 1 minute 30 seconds to 2 minutes 30 seconds (particularly, about 2 minutes).
또 다른 한편, 액츄에이터의 토폴러지를 개선시키기 위한 본 발명의 일실시예에 따르면, 상기 평탄화층(140)의 표면을 화학적 기계 연마(CVD) 공정에 의하여 평탄하게 식각한다.On the other hand, according to an embodiment of the present invention for improving the topology of the actuator, the surface of the planarization layer 140 is etched flat by a chemical mechanical polishing (CVD) process.
즉, 상기 화학 기계 연마(CVD) 공정은 평탄화시키기 위한 부재를 고정시키는 척과 상기 척에 대향된 회전판으로 구성되어 있는 연마 장치의 구동에 의하여 수행되므로 상기 폴리머로 이루어진 평탄화층(140)이 상기 회전판에 면접촉되도록 상기 액티브 매트릭스(110)를 상기 척에 고정시킨 상태에서 상기 연마 장치의 구동에 의하여 상기 평탄화층(140)은 연마되며 그 결과 상기 평탄화층(140)은 제2도(d)에 도시되어 있는 바와 같이 평탄한 표면상태의 평탄화층(140)을 제공한다.That is, the chemical mechanical polishing (CVD) process is performed by driving a polishing apparatus comprising a chuck for fixing a member for flattening and a rotating plate opposed to the chuck, so that the flattening layer 140 made of the polymer is applied to the rotating plate. The planarization layer 140 is polished by driving of the polishing apparatus while the active matrix 110 is fixed to the chuck so as to be in surface contact. As a result, the planarization layer 140 is shown in FIG. As described above, the planarization layer 140 having a flat surface state is provided.
따라서, 상기된 바와 같은 공정에 의하여 이후 공정에 의하여 액츄에이터(120)가 형성될 평탄한 표면을 제공한다.Thus, a process as described above provides a flat surface on which the actuator 120 will be formed by a subsequent process.
따라서, 이 후의 공정에 의하여 상기 평탄화층(140)의 평탄한 표면상에 복수 개의 층으로 이루어진 액츄에이터(120)를 형성시킨 후 희생층(130)을 불산(HF)등의 식각 용액으로 제거함으로써 상기 액티브 매트릭스(110)상에 상기 액츄에이터(120)의 구동부(120b)가 작동가능하게 설치된 광로 조절 장치를 제작한다.Accordingly, the active layer 120 is formed on the flat surface of the planarization layer 140 by the following process, and then the sacrificial layer 130 is removed by an etching solution such as hydrofluoric acid (HF). An optical path control device is manufactured on the matrix 110 in which a driving part 120b of the actuator 120 is operably installed.
이 때, 상기 평탄화층(140)이 제공하는 평탄한 표면상에 상기 액츄에이터(120)의 구동부(120b)가 형성되므로 액츄에이터(120)의 토폴러지를 향상시킬 수 있으며 그 결과 광로 조절 장치의 성능을 향상시킬 수 있다.At this time, since the driving unit 120b of the actuator 120 is formed on the flat surface provided by the planarization layer 140, the topology of the actuator 120 may be improved, and as a result, the performance of the optical path control device may be improved. You can.
한편, 상기 평탄화 방법에 의하여 제공된 평탄화층(140)상에 형성된 구동부(120b)를 갖는 광로 조절 장치에 있어서, 전기적 접점 단자로 작용하는 패드가 복수 개 형성된 액티브 매트릭스(110)에는 도시되어 있지 않은 트랜지스터가 복수 개 내장되어 있으며, 이에 의해서 제어 시스템(도시되어 있지 않음)으로부터 인가되는 전기적 신호의 전송 경로는 상기 트랜지스터와 패드(도시생략된)와 구동부(120b)로 이루어진다.On the other hand, in the optical path control device having the driver 120b formed on the planarization layer 140 provided by the planarization method, a transistor not shown in the active matrix 110 in which a plurality of pads serving as electrical contact terminals are formed. There are a plurality of built-in, whereby the transmission path of the electrical signal applied from the control system (not shown) is composed of the transistor, the pad (not shown) and the driver 120b.
이 때, 상기 구동부(120b)는 제1도에 확대되어 도시된 바와 같이 멤브레인(121), 하부 전극(122), 변형부(123) 및 상부 전극(124)으로 구성되고 상기 하부 전극(122)은 도시되어 있지 않은 도전체에 의하여 상기 액티브 매트릭스(110)의 패드(도시되지 않은)와 전기적으로 연결되어 있다.In this case, the driving unit 120b includes the membrane 121, the lower electrode 122, the deformation unit 123, and the upper electrode 124 as shown in an enlarged view of FIG. 1 and the lower electrode 122. Is electrically connected to a pad (not shown) of the active matrix 110 by a conductor (not shown).
따라서, 상기 제어 시스템으로부터 인가되는 전기적 신호는 상기 트랜지스터와 패드를 통해서 상기 하부 전극(122)으로 전송되며 그 결과 상기 전기적 신호에 따라서 상기 구동부(120b)는 개별적으로 작동됨과 동시에 집속된 광속의 광로를 조절시킴으로서 광로 조절 장치의 성능을 향상시킨다.Accordingly, the electrical signal applied from the control system is transmitted to the lower electrode 122 through the transistor and the pad, and as a result, the driving unit 120b operates individually according to the electrical signal and simultaneously collects the optical path of the focused light beam. By adjusting, the performance of the optical path control device is improved.
따라서, 본 발명에 따르면, 광로 조절 장치의 성능을 향상시킬 수 있도록 토폴러지를 개선시키기 위하여 상기 광로 조절 장치의 구동부를 구성하는 변형부를 평탄화시키는 대신에 비구동부를 평탄화시키므로써 평탄한 표면을 제공하며 이에 의해서 광로 조절 장치의 성능을 저하시킴이 없이 액츄에이터의 토폴러지를 향상시킬 수 있다.Therefore, according to the present invention, in order to improve the topology so as to improve the performance of the optical path control device, instead of flattening the deformable parts constituting the driving part of the optical path control device, the non-drive part is provided to provide a flat surface. As a result, the topology of the actuator can be improved without degrading the performance of the optical path control device.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명에 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있음을 인지할 수 있다.The foregoing is merely illustrative of preferred embodiments of the present invention and those skilled in the art can recognize that modifications and variations can be made to the present invention without changing the subject matter of the present invention.
Claims (5)
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1996
- 1996-05-23 KR KR1019960017803A patent/KR100207429B1/en not_active IP Right Cessation
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| KR101674236B1 (en) * | 2012-04-19 | 2016-11-08 | 주식회사 엘지화학 | Apparatus and method for forming flatness of glass substrate |
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