KR100206942B1 - Output buffer - Google Patents

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Abstract

본 발명은 출력 버퍼회로에 관한 것으로, 종래의 회로는 다비트로 구성되어 출력의 수가 많을 경우, 출력이 동시에 바뀌게 되면, 순간적으로 큰 피크전류가 발생하여 전원라인에 노이즈로 출력되는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 출력인에이블신호(OCE)에 따라 버퍼구동신호를 출력하는 버퍼구동수단과; 상기 버퍼구동수단의 출력신호에 따라 데이타신호(DOUT)를 버퍼링하여 출력하는 버퍼수단과; 칩선택신호(CS)에 따라 구동하여 상기 데이타신호(DOUT)와 상기 버퍼수단의 출력신호(OUT[UT)를 비교하여 그에 따라 펄스발진신호를 출력하는 데이타비교수단과; 상기 데이타비교수단의 출력신호에 따라 구동하여 소정주기의 일정한 구형파를 발생하는 펄수발생수단과; 상기 펄스발생수단의 출력신호와 데이타신호(DOUT)에 따라 상기 버퍼수단의 출력상태를 제어하는 출력제어수단으로 구성한 출력 버퍼회로를 창안한 것으로, 이와같이 출력신호가 하이 또는 로우로 변환시 그 출력신호를 계단파 형태로 출력되도록 함으로써 신호의 변환시 최대 순간전류를 줄일 수 있어 노이즈를 방지할 수 있는 효과가 있다.The present invention relates to an output buffer circuit. In the conventional circuit, when a large number of outputs are constituted by a plurality of outputs, a large peak current is momentarily generated and output as noise to a power supply line. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a buffer driving circuit for outputting a buffer driving signal according to an output enable signal OCE. Buffer means for buffering and outputting the data signal DOUT according to an output signal of the buffer driving means; Data comparing means for driving in accordance with the chip select signal CS to compare the data signal DOUT with the output signal OUT [UT] of the buffer means and output a pulse oscillating signal according to the output signal OUT [UT]; A pulse generating means for driving in accordance with an output signal of the data comparing means to generate a constant square wave of a predetermined period; And an output control means for controlling the output state of the buffer means in accordance with the output signal of the pulse generating means and the data signal DOUT. In this way, when the output signal is converted to high or low, So that it is possible to reduce the maximum instantaneous current during signal conversion, thereby preventing noise.

Description

출력 버퍼회로Output buffer circuit

제1도는 종래 출력 버퍼회로도.1 is a circuit diagram of a conventional output buffer.

제2도는 제1도에 있어서, 각 논리게이트의 출력 파형도.FIG. 2 is an output waveform diagram of each logic gate in FIG. 1; FIG.

제3도는 본 발명의 일실시예시도.FIG. 3 is an embodiment of the present invention. FIG.

제4도는 제3도에 있어서, 각 부의 출력 파형도.FIG. 4 is an output waveform diagram of each section in FIG. 3; FIG.

제5도는 제3도에 있어서, 데이타신호의 출력신호의 관계를 나타낸 파형도.FIG. 5 is a waveform diagram showing the relationship of an output signal of a data signal in FIG. 3; FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

100 : 버퍼구동부 200 : 버퍼부100: buffer driving unit 200:

300 : 데이타비교부 400 : 발진부300: Data comparison unit 400:

500 : 출력제어부500:

본 발명은 출력버퍼회로에 관한 것으로, 특히 출력신호를 계단파 형태로 턴온/턴오프를 반복시킴으로써 신호 변환시 최대 순간전류를 줄이도록 하여 노이즈를 감쇄하는데 적당하도록 한 출력 버퍼회로에 관한 것이다.The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit adapted to reduce a maximum instantaneous current during signal conversion by repeating turn-on / turn-off of an output signal in a step-wise manner to attenuate noise.

제1도는 종래 출력 버퍼회로도로서, 이에 도시된 바와같이 인버터(X1,X3), 노아게이트(NOR1), 낸드게이트(NAND1)로 이루어져 출력인에이블신호(ODE)에 따라 버퍼구동신호를 출력하는 버퍼구동부(10)와; 상기 버퍼구동부(10)의 출력신호에 따라 데이타신호(DOUT)를 버퍼링하여 출력하는 버퍼부(20)로 구성한다.FIG. 1 is a circuit diagram of a conventional output buffer. As shown in FIG. 1, the buffer circuit includes inverters X1 and X3, a NOR gate NOR1 and a NAND gate NAND1 to output a buffer driving signal according to an output enable signal ODE. A driving unit 10; And a buffer unit 20 for buffering and outputting a data signal DOUT in accordance with an output signal of the buffer driver 10.

이와같이 구성된 종래 회로의 작용에 관하여 설명하면 다음과 같다.Hereinafter, the operation of the conventional circuit constructed as described above will be described.

먼저, 제2도의 (a)에 도시된 바와같이 출력인에이블신호(ODE)가 '하이'인 상태에서 제2도의 (b)에 도시된 바와같이 데이타출력신호(DOUT)가 '로우'에서 '하이'로 되면, 출력인에이블신호(ODE)를 입력으로 받는 인버터(X1)의 출력신호는 제2도의 (c)에 도시된 바와같이 '로우'가 된다.First, as shown in (a) of FIG. 2, when the data output signal DOUT changes from 'low' to 'low' as shown in (b) of FIG. 2 while the output enable signal ODE is high, The output signal of the inverter X1 receiving the output enable signal ODE becomes 'low' as shown in FIG. 2 (c).

이에 따라 상기 인버터(X1)의 출력신호와 데이타신호(DOUT)를 입력으로 받는 노아게이트(NOR1)의 출력신호는 제2도의 (d)에 도시된 바와같이 '로우'가 되며, 그 노아게이트(NOR1)의 출력신호를 입력으로 받는 인버터(X2)의 출력신호는 제2도의 (e)에 도시된 바와같이 '하이'가 된다.Accordingly, the output signal of the NOR gate NOR1 receiving the output signal of the inverter X1 and the data signal DOUT becomes 'low' as shown in FIG. 2 (d) The output signal of the inverter X2 receiving the output signal of the NOR gate NOR1 becomes 'high' as shown in (e) of FIG.

이로인해 상기 인버터(X2)의 출력신호를 입력으로 받아 피모스트랜지스터(PM1)는 오프상태가 된다.As a result, the output signal of the inverter X2 is input and the PMOS transistor PM1 is turned off.

그리고 상기 출력인에이블신호(ODE)와 데이타신호(DOUT)를 입력으로 받는 낸드게이트(NAND1)의 출력신호는 제2도의 (f)에 도시된 바와 같이 '로우'가 되고, 그 낸드게이트(NAND1)의 출력신호를 입력으로 받는 인버터(X3)의 출력신호는 제2도의 (g)에 도시된 바와같이 '하이'가 된다.The output signal of the NAND gate NAND1 receiving the output enable signal ODE and the data signal DOUT becomes 'low' as shown in FIG. 2 (f), and the NAND gate NAND1 The output signal of the inverter X3 which receives the output signal of the inverter X3 becomes 'high' as shown in (g) of FIG.

이로인해 상기 인버터(X3)의 출력신호를 입력으로 받는 엔모스트랜지스터(MN1)는 턴온상태가 된다.As a result, the NMOS transistor MN1 receiving the output signal of the inverter X3 as an input is turned on.

이로인해 접지전위가 출력단자(OUTPUT)에 인가되어 최종 출력신호는 제2도의 (h)에 도시된 바와같이 '로우'상태가 된다.As a result, the ground potential is applied to the output terminal OUTPUT, and the final output signal becomes 'low' as shown in (h) of FIG.

미설명부호(C1)은 외부부하이다.The reference character (C1) is an external load.

반대로 출력인에이블신호(ODE)가 '하이'인 상태에서 데이타출력신호(DOUT)가 '하이'에서 '로우'로 되면, 상기와 같은 동작을 통해 출력단자(OUTPUT)의 전위는 '하이'상태가 된다.Conversely, when the data output signal DOUT changes from 'high' to 'low' in a state where the output enable signal ODE is 'high', the potential of the output terminal OUTPUT becomes 'high' .

이상에서 설명한 바와같이 종래의 회로는 다비트로 구성되어 출력의 수가 많을 경우, 출력이 동시에 '로우'에서 '하이'로 또는 '하이'에서 '로우'로 바뀌게 되면, 순간적으로 큰 피크전류가 발생하여 전원라인에 노이즈로 출력되는 문제점이 있었다.As described above, in the conventional circuit, when the number of outputs is large, the output is simultaneously changed from 'low' to 'high' or from 'high' to 'low', a large peak current instantaneously occurs There is a problem that noise is output to the power line.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 출력신호를 계단파 형태로 턴온/턴오프를 반복시키게 하여 최대 순간전류의 발생을 줄이도록 함으로써 노이즈 발생을 줄일 수 있도록 한 출력버퍼회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an output buffer circuit capable of reducing the occurrence of noise by reducing the occurrence of a maximum instantaneous current by repeatedly turning on / off an output signal in a stepwise manner have.

상기 본 발명의 목적을 달성하기 위한 출력버퍼회로는 출력인에이블신호(ODE)에 따라 버퍼구동신호를 출력하는 버퍼구동수단과; 상기 버퍼구동수단의 출력신호에 따라 데이타신호(DOUT)를 버퍼링하여 출력하는 버퍼수단과; 칩선택신호(CS)에 따라 구동하여 상기 데이타신호(DOUT)와 상기 버퍼수단의 출력신호(OUTPUT)를 비교하여 그에따라 펄스발진신호를 출력하는 데이타비교수단과; 상기 데이타비교수단의 출력신호에 따라 소정주기의 일정한 구형파를 발생하는 펄스발생수단과; 상기 펄스발생수단의 출력신호에 따라 상기 버퍼수단의 출력상태를 제어하는 출력제어수단으로 구성한다.According to another aspect of the present invention, there is provided an output buffer circuit comprising buffer driving means for outputting a buffer driving signal in accordance with an output enable signal ODE; Buffer means for buffering and outputting the data signal DOUT according to an output signal of the buffer driving means; Data comparing means for driving in accordance with the chip select signal CS to compare the data signal DOUT with the output signal OUTPUT of the buffer means and output a pulse oscillating signal according to the output signal OUTPUT; Pulse generating means for generating a predetermined square wave of a predetermined period according to an output signal of the data comparing means; And output control means for controlling the output state of the buffer means in accordance with the output signal of the pulse generating means.

이하, 본 발명의 작용 및 효과를 일실시예를 들어 설명한다.Hereinafter, the operation and effect of the present invention will be described with reference to one embodiment.

제3도는 본 발명의 일실시예시도로서, 이에 도시한 바와같이 인버터(X1-X3), 노아게이트(NOR1), 낸드게이트(NAND1)로 이루어져 출력인에이블신호(ODE)에 따라 인에이블되어 버퍼구동신호를 출력하는 버퍼구동부(100)와; 피모스트랜지스터(PM1,PM2)와 엔모스트랜지스터(NM1,NM2)로 이루어져 상기 버퍼구동부(100)의 제어신호에 따라 구동하여 데이타출력신호(DOUT)를 버퍼링하여 출력하는 버퍼부(200)와; 낸드게이트(NAND2), 노아게이트(NOR2,NOR3), 인버터(X4,X5), 피모스트랜지스터(PM3), 엔모스트랜지스터(NM3-NM5)로 이루어져 상기 데이타출력신호(DOUT)와 상기 버퍼부(200)의 출력신호를 비교하는 데이타비교부(300)와; 피모스트랜지스터(PM4), 전송게이트(G1), 인버터(X7-X13)으로 이루어져 상기 데이타비교부(300)의 출력신호에 따라 구동하여 소정주기의 펄스신호를 출력하는 발진부(400)와; 인버터(X14), 노아게이트(NOR4), 낸드게이트(NAND3)로 이루어져 상기 발진부(400)의 발진신호에 따라 상기 버퍼부(200)의 출력을 제어하여 노이즈 발생을 억제하는 출력제어부(500)로 구성한다.3 shows an embodiment of the present invention. As shown in FIG. 3, the inverter X1-X3, the NOR gate NOR1, and the NAND gate NAND1 are enabled according to the output enable signal ODE, A buffer driver 100 for outputting a driving signal; A buffer unit 200 composed of PMOS transistors PM1 and PM2 and NMOS transistors NM1 and NM2 and driven in accordance with a control signal of the buffer driving unit 100 to buffer and output a data output signal DOUT; The data output signal DOUT and the buffer section (NMOS) are formed of a NAND gate NAND2, NOR gate NOR2, NOR3, inverters X4 and X5, a PMOS transistor PM3 and an NMOS transistor NM3- A data comparison unit 300 for comparing the output signals of the plurality of memory cells 200; An oscillation unit 400 comprising a PMOS transistor PM4, a transfer gate G1 and an inverter X7-X13 and driven in accordance with an output signal of the data comparison unit 300 to output a pulse signal of a predetermined period; An output controller 500 includes an inverter X14, a NOR gate NOR4 and a NAND gate NAND3 to control an output of the buffer unit 200 according to an oscillation signal of the oscillator 400 to suppress noise generation .

이와같이 구성한 본 발명의 일실시예의 동작을 살펴보면 다음과 같다.Hereinafter, the operation of the embodiment of the present invention will be described.

먼저, 칩선택신호(CS)는 '하이'이고, 출력인에이블신호(ODE)도 제4도의 (a)에 도시한 바와같이 '하이'인 상태에서 데이타신호(DOUT)가 제4도의 (b)에 도시한 바와같이 '로우'에서 '하이'로 되는 경우를 설명한다.First, when the chip select signal CS is high and the output enable signal ODE is high as shown in FIG. 4 (a) and the data signal DOUT is in the state of (b Quot; low " to " high " as shown in Fig.

우선 버퍼구동부(100)는 종래와 같이 동작한다. 즉, 인버터(X2)와 인버터(X3)는 '하이'신호를 출력한다.First, the buffer driver 100 operates as in the conventional art. In other words, the inverter X2 and the inverter X3 output a 'high' signal.

이에따라 피모스트랜지스터(PM1)는 오프되고, 엔모스트랜지스터(NM1)는 턴온된다.Thus, the PMOS transistor PM1 is turned off and the NMOS transistor NM1 is turned on.

이때, 제4도의 (c)에 도시한 바와같은 출력신호(OUTPUT)인 '하이' 신호와 데이타신호(DOUT)를 입력받은 낸드게이트(NAND2)는 '로우' 신호를 출력하고, 노아게이트(NOR2)도 '로우' 신호를 출력한다.At this time, the NAND gate NAND2 receiving the high signal and the data signal DOUT as the output signal OUTPUT as shown in FIG. 4 (c) outputs a low signal, and the NOR gate NOR2 ) Also outputs a "low" signal.

그리고 상기 낸드게이트(NAND2)의 출력신호를 반전시킨 인버터(X4)의 출력신호와 상기 노아게이트(NOR2)의 출력신호를 입력받은 노아게이트(NOR3)는 '로우' 신호를 출력한다.The NOR gate NOR3 receiving the output signal of the inverter X4 and the output signal of the NOR gate NOR2 inverts the output signal of the NAND gate NAND2 outputs a low signal.

이에따라 엔모스트랜지스터(NM3)는 오프되고, 피모스트랜지스터(PM3)는 턴온되어 전원전압(VCC)이 그 피모스트랜지스터(PM3)의 드레인을 통해 제4도의 (d)에 도시한 바와같은 '하이' 신호로 출력한다.As a result, the NMOS transistor NM3 is turned off and the PMOS transistor PM3 is turned on so that the power supply voltage VCC flows through the drain of the PMOS transistor PM3, 'Signal.

이때, 엔모스트랜지스터(NM4)는 칩선택신호(CS)에 의해 턴온되어 있고, 엔모스트랜지스터(NM5)는 오프되어 있다.At this time, the NMOS transistor NM4 is turned on by the chip select signal CS, and the NMOS transistor NM5 is turned off.

상기 피모스트랜지스터(PM3)의 출력신호를 입력받은 피모스트랜지스터(PM4)는 오프되고, 전송게이트(G1)는 턴온된다.The PMOS transistor PM4 receiving the output signal of the PMOS transistor PM3 is turned off and the transfer gate G1 is turned on.

이에따라 인버터(X11)의 출력신호인 '로우' 신호가 인버터(X7)의 입력단자에 입력되어 인버터(X7-X13)를 통해 '하이'신호로 출력되는데, 그 인버터(X11)의 출력신호는 다시 인버터(X7)의 입력단자에 입력되므로, 인버터(X7)의 입력단자에는 제4도의 (e)에 도시한 바와같은 주기의 신호가 입력되고, 인버터(X13)의 출력신호는 제4도의 (f)에 도시한 바와같은 주기의 신호가 된다.Accordingly, a low signal, which is an output signal of the inverter X11, is input to the input terminal of the inverter X7 and outputted as a high signal through the inverters X7 to X13. The output signal of the inverter X11 is again The signal of the period shown in Fig. 4 (e) is inputted to the input terminal of the inverter X7 and the output signal of the inverter X13 is inputted to the input terminal of the inverter X7 As shown in Fig.

즉, 소정주기의 펄스를 발생하는 발진기와 같이 동작한다.That is, it operates like an oscillator that generates a pulse of a predetermined period.

상기 인버터(X13)의 출력신호는 낸드게이트(NAND3)의 일측입력단자에 인가됨과 아울러 인버터(X14)를 통해 반전되어 제4도의 (g)에 도시한 바와같은 신호로 노아게이트(NOR4)의 일측입력단자에 인가된다.The output signal of the inverter X13 is applied to one input terminal of the NAND gate NAND3 and is inverted through the inverter X14 so that one signal of the NOR gate NOR4 Is applied to the input terminal.

이때, 데이타신호(DOUT)가 상기 낸드게이트(NAND3) 및 노아게이트(NOR4)의 타측입력단자에 인가되어 있으므로, 노아게이트(NOR4)는 인버터(X13)의 출력신호에 관계없이 제4도의 (h)에 도시한 바와같이 항상 '로우'신호를 출력하고, 낸드게이트(NAND3)는 인버터(X13)의 출력신호에 따른 제4도의 (i)에 도시한 바와같은 주기의 펄스신호를 출력한다.At this time, because the data signal DOUT is applied to the other input terminal of the NAND gate NAND3 and the NOR gate NOR4, the NOR gate NOR4 outputs the data signal h (h) of the fourth figure regardless of the output signal of the inverter X13 ), And the NAND gate NAND3 outputs a pulse signal having a period as shown in (i) of FIG. 4 according to the output signal of the inverter X13.

이로인해 피모스트랜지스터(PM2)는 항상 턴온상태가 되고, 엔모스트랜지스터(NM2)는 상기 낸드게이트(NAND3)의 출력신호에 따라 온/오프된다.As a result, the PMOS transistor PM2 is always turned on and the NMOS transistor NM2 is turned on / off according to the output signal of the NAND gate NAND3.

따라서 인버터(X13)에서 '로우'신호가 출력되어 낸드게이트(NAND3)에서 '하이'신호를 출력하면, 엔모스트랜지스터(NM2)는 턴온되어 출력단자(OUTPUT)의 전위는 '하이'에서 '로우'로 떨어진다.Therefore, when a 'low' signal is outputted from the inverter X13 and a 'high' signal is outputted from the NAND gate NAND3, the NMOS transistor NM2 is turned on so that the potential of the output terminal OUTPUT is changed from ' '.

이때, 상기 출력단자(OUTPUT)의 전위가 완전한 '로우'전위가 아닌 게이트의 문턱전압보다 작아지면 상기 낸드게이트(NAND2)는 이를 '로우'신호로 인식하여 '하이'신호를 출력한다. 하지만 노아게이트(NOR2)의 출력신호는 변하지 않고 그대로 '로우'이다.At this time, if the potential of the output terminal OUTPUT becomes lower than the threshold voltage of the gate which is not a full low potential, the NAND gate NAND2 recognizes it as a 'low' signal and outputs a 'high' signal. However, the output signal of No Gate (NOR2) remains unchanged and is low.

이에따라 인버터(X4)의 출력신호는 '로우'가 되고, 노아게이트(NOR3)의 출력신호는 '하이'가 되어 피모스트랜지스터(PM3)는 오프되고, 엔모스트랜지스터(NM3)는 턴온된다.Accordingly, the output signal of the inverter X4 becomes "low" and the output signal of the NOR gate NOR3 becomes "high", so that the PMOS transistor PM3 is turned off and the NMOS transistor NM3 is turned on.

이로인해 접지전위가 상기 엔모스트랜지스터(NM3)의 드레인을 통해 출력되어 전송게이트(G1)는 오프되고, 피모스트랜지스터(PM4)는 턴온된다.As a result, the ground potential is outputted through the drain of the NMOS transistor NM3, so that the transfer gate G1 is turned off, and the PMOS transistor PM4 is turned on.

이로인해 상기 전원전압(VCC)은 인버터(X7-13)를 통해 반전되어 일정한 '로우'신호로 출력된다.Accordingly, the power supply voltage VCC is inverted through the inverter X7-13 and output as a constant 'low' signal.

이로인해 낸드게이트(NAND3)는 일정한 '하이'신호를 출력하고, 이를 입력받는 엔모스트랜지스터(NM2)는 정상적인 턴온상태가 되어 '로우'전위를 충분히 낮춘다.As a result, the NAND gate NAND3 outputs a certain high signal, and the NMOS transistor NM2 receiving the NMOS transistor NAND2 enters a normal turn-on state, thereby sufficiently lowering the low potential.

이때, 상기와 같이 출력단자(OUTPUT)의 레벨이 완전한 '로우'가 아닌 상태에서 낸드게이트(NAND2)를 일찍 동작시키는 것은 발진부(400)의 작동시간을 줄이기 위한 것이다.At this time, early operation of the NAND gate NAND2 in a state where the level of the output terminal OUTPUT is not 'low' as described above is intended to reduce the operation time of the oscillation unit 400. [

반대로 칩선택신호(CS)는 '하이'이고, 출력인에이블신호(ODE)는 '하이'인 상태에서 데이타신호(DOUT)가 '하이'에서 '로우'로 되는 경우를 설명한다.Conversely, the case where the data signal DOUT changes from "high" to "low" in a state where the chip select signal CS is high and the output enable signal ODE is high will be described.

먼저, 데이타신호(DOUT)가 '로우'이므로 피모스트랜지스터(PM1)는 턴온되고, 엔모스트랜지스터(NM1)는 오프상태가 된다.First, since the data signal DOUT is 'low', the PMOS transistor PM1 is turned on and the NMOS transistor NM1 is turned off.

그리고 출력신호(OUTPUT)인 '로우'신호와 데이타신호(DOUT)인 '로우'신호를 입력받은 낸드게이트(NAND2)와 노아게이트(NOR2)는 '하이'신호를 출력한다.The NAND gate NAND2 and the NOR gate NOR2 receiving the 'low' signal as the output signal OUTPUT and the 'low' signal as the data signal DOUT output the 'high' signal.

이에따라 상기 낸드게이트(NAND2)의 '하이'신호를 반전시킨 인버터(X4)의 '로우'출력신호와 상기 노아게이트(NOR2)의 '하이'출력신호를 입력받은 노아게이트(NOR3)는 '로우'신호를 출력하여, 피모스트랜지스터(PM3)는 턴온된다.Accordingly, the NOR gate NOR3 receiving the 'low' output signal of the inverter X4 and the 'high' output signal of the NOR gate NOR2, which inverts the high signal of the NAND gate NAND2, And the PMOS transistor PM3 is turned on.

이에따라 발진부(400)가 작동하여 발진신호를 출력하게 되는데, 이때 데이타신호(DOUT)가 '로우'이므로 낸드게이트(NAND3)는 발진부(400)의 발진신호에 관계없이 항상 '하이'신호를 출력하여 엔모스트랜지스터(NM2)는 턴온상태가 된다.The NAND gate NAND3 always outputs a high signal regardless of the oscillation signal of the oscillation unit 400 because the data signal DOUT is at a low level at this time The NMOS transistor NM2 is turned on.

그리고 노아게이트(NOR4)는 상기 발진부(400)의 발진신호에 따른 신호를 출력하게 되어 피모스트랜지스터(PM2)는 노아게이트(NOR4)의 출력에 따라 온/오프된다.The NOR gate NOR4 outputs a signal corresponding to the oscillation signal of the oscillation unit 400 so that the PMOS transistor PM2 is turned on and off according to the output of the NOR gate NOR4.

이때, 상기 피모스트랜지스터(PM12)가 턴온되면 출력신호(OUTPUT)는 '로우'에서 '하이'신호로 변환되는데, 그 출력신호(OUTPUT)가 게이트의 문턱전압 이상만 되면, 노아게이트(NOR2)의 출력이 '로우'가 된다.When the PMOS transistor PM12 is turned on, the output signal OUTPUT is converted from a low level to a high level. When the output signal OUTPUT exceeds the threshold voltage of the gate, the NOR gate NOR2 is turned on, Is low.

이로인해 노아게이트(NOR3)의 출력신호가 '하이'가 되어 피모스트랜지스터(PM3)가 오프되고, 이에따라 발진부(400)는 발진동작을 멈추고 일정한 '로우'신호를 출력하게 된다.As a result, the output signal of the NOR gate NOR3 becomes 'high' to turn off the PMOS transistor PM3, so that the oscillation unit 400 stops the oscillation operation and outputs a constant 'low' signal.

상기와 같이 발진부(400)에서 일정한 '로우'신호가 출력되면 노아게이트(NOR4)의 출력신호는 안정된 '로우'신호를 출력하게 되어 피모스트랜지스터(PM2)는 정상적인 턴온상태가 된다.As described above, when a certain 'low' signal is output from the oscillation unit 400, the output signal of the NOR gate NOR4 outputs a stable 'low' signal, so that the PMOS transistor PM2 turns into a normal turn-on state.

이로인해 출력신호(OUTPUT)는 정상적인 '하이'레벨이 된다.As a result, the output signal OUTPUT becomes a normal high level.

한편, 만약 칩선택신호(CS)가 '로우'인 경우에는 엔모스트랜지스터(NM4)는 오프되고, 엔모스트랜지스터(NM5)가 턴온되어 발진부(400)에는 항상 '로우'신호가 인가되어 발진부(400)는 동작하지 않는다.On the other hand, if the chip select signal CS is low, the NMOS transistor NM4 is turned off, the NMOS transistor NM5 is turned on, and a low signal is always applied to the oscillation unit 400, 400 do not operate.

이와같이 동작을 하게 되면 즉, 데이타신호(DOUT)가 '로우'에서 '하이'로 되면 제5도에 도시한 바와같이 출력신호(OUTPUT)는 즉시 '로우'신호로 떨어지는 것이 아니라 계단파 형태로 떨어지게 된다.If the data signal DOUT is changed from 'low' to 'high' as shown in FIG. 5, the output signal OUTPUT does not immediately fall to the low signal but falls into a stepped wave form do.

그리고 데이타신호(DOUT)가 '하이'에서 '로우'로 되면 출력신호(OUTPUT)는 역시 즉시 '하이'로 상승하는 것이 아니라 계단파 형태로 상승하게 된다.When the data signal DOUT changes from high to low, the output signal OUTPUT does not immediately rise to a high level but rises to a stepwise waveform.

이로인해 출력단자의 수가 많은 상태에서 출력신호의 변화시 최대 순간전류를 줄일 수 있다.As a result, the maximum instantaneous current can be reduced when the output signal changes in a state where the number of output terminals is large.

이상에서 상세히 설명한 바와같이 본 발명은 출력신호가 '하이' 또는 '로우'로 변환시 그 출력신호를 계단파 형태로 출력되도록 함으로써 신호의 변환시 최대 순간전류를 줄일 수 있어 노이즈를 방지할 수 있고, 출력신호의 전위가 소정레벨 이상 또는 이하가 되면 계단파 형태의 출력신호가 정상적인 레벨의 신호가 되도록 함으로써 출력신호의 전위를 보상할 수 있는 효과가 있다.As described in detail above, according to the present invention, when the output signal is converted into 'high' or 'low', the output signal is outputted in a stepped wave form so that the maximum instantaneous current can be reduced during signal conversion, The potential of the output signal can be compensated by making the output signal of the stepped wave form a normal level signal when the potential of the signal becomes equal to or higher than a predetermined level.

Claims (5)

출력인에이블신호(ODE)에 따라 버퍼구동신호를 출력하는 버퍼구동수단과; 상기 버퍼구동수단의 출력신호에 따라 데이타신호(DOUT)를 버퍼링하여 출력하는 버퍼수단과; 칩선택신호(CS)에 따라 구동하여 상기 데이타신호(DOUT)와 상기 버퍼수단의 출력신호(OUTPUT)를 비교하여 그에따라 펄스발진신호를 출력하는 데이타비교수단과; 상기 데이타비교수단의 출력신호에 따라 구동하여 소정주기의 일정한 구형파를 발생하는 펄스발생수단과; 상기 펄스발생수단의 출력신호와 데이타신호(DOUT)에 따라 상기 버퍼수단의 출력상태를 제어하는 출력제어수단으로 구성한 것을 특징으로 하는 출력 버퍼회로.Buffer driving means for outputting a buffer driving signal in accordance with the output enable signal ODE; Buffer means for buffering and outputting the data signal DOUT according to an output signal of the buffer driving means; Data comparing means for driving in accordance with the chip select signal CS to compare the data signal DOUT with the output signal OUTPUT of the buffer means and output a pulse oscillating signal according to the output signal OUTPUT; Pulse generating means driven according to an output signal of the data comparing means to generate a constant square wave of a predetermined period; And output control means for controlling an output state of said buffer means in accordance with an output signal of said pulse generating means and a data signal (DOUT). 제1항에 있어서, 버퍼수단은 상기 버퍼구동수단의 일측 출력신호에 따라 온/오프되는 피모스트랜지스터(PM1)와; 상기 피모스트랜지스터(PM1)와 직렬연결되고 상기 버퍼구동수단의 타측 출력신호에 따라 온/오프되는 엔모스트랜지스터(NM1)와; 상기 피모스트랜지스터(PM1)와 전원전압(VCC) 사이에 연결되고 상기 출력제어수단의 일측 출력신호에 따라 온/오프되는 피모스트랜지스터(PM2)와; 상기 엔모스트랜지스터(NM1)와 접지단자(VSS) 사이에 연결되고 상기 출력제어수단의 타측 출력신호에 따라 온/오프되는 엔모스트랜지스터(NM2)로 구성한 것을 특징으로 하는 출력 버퍼회로.The semiconductor memory device according to claim 1, wherein the buffer means comprises: a PMOS transistor (PM1) which is turned on / off according to one output signal of the buffer driving means; An NMOS transistor NM1 connected in series to the PMOS transistor PM1 and turned on / off in accordance with the other output signal of the buffer driving means; A PMOS transistor PM2 connected between the PMOS transistor PM1 and the power supply voltage VCC and being turned on / off according to one output signal of the output control means; And an NMOS transistor (NM2) connected between the NMOS transistor (NM1) and the ground terminal (VSS) and being turned on / off according to the other output signal of the output control means. 제1항에 있어서, 상기 데이타비교수단은 공통으로 데이터신호(DOUT)와 상기 버퍼수단의 출력신호(OUTPUT)를 입력받은 낸드게이트(NAND2) 및 노아게이트(NOR2)와; 일측에 인버터(X4)를 통해 상기 낸드게이트(NAND2)의 출력을 입력받고, 타측에 상기 노아게이트(NOR2)의 출력을 입력받는 노아게이트(NOR3)와; 상기 노아게이트(NOR3)의 출력을 게이트에 공통으로 입력받고, 소오스에 전원전압을 입력받는 피모스트랜지스터(PM3)와 직렬 연결된 엔모스트랜지스터(NM3)와; 상기 엔모스트랜지스터(NM3)와 직렬연결되고 소오스가 접지되어 칩선택신호(CS)에 의해 온/오프되는 엔모스트랜지스터(NM4)와; 상기 칩선택신호(CS)를 인버터(INV5)를 통해 게이트에 입력받고, 드레인이 상기 피모스트랜지스터(PM3)와 엔모스트랜지스터(NM3)의 공통 접속점에 연결되며 소오스가 접지된 엔모스트랜지스터(NM5)로 구성된 것을 특징으로 하는 출력 버퍼회로.2. The semiconductor memory device according to claim 1, wherein the data comparing means comprises: a NAND gate (NAND2) and a NOR gate (NOR2) receiving a data signal (DOUT) and an output signal (OUTPUT) of the buffer means in common; A NOR gate NOR3 receiving an output of the NAND gate NAND2 through an inverter X4 on one side and receiving the output of the NOR gate NOR2 on the other side; An NMOS transistor NM3 connected in series with a PMOS transistor PM3 receiving the output of the NOR gate NOR3 in common and having a source receiving a power supply voltage; An NMOS transistor NM4 connected in series with the NMOS transistor NM3 and having a source grounded and turned on / off by a chip select signal CS; The chip select signal CS is input to the gate of the NMOS transistor NM3 via the inverter INV5 and the drain thereof is connected to the common node of the PMOS transistor PM3 and the NMOS transistor NM3, And an output buffer circuit. 제1항에 있어서, 펄스발생수단은 소스는 전원전압(VCC)에 연결되고, 게이트로는 상기 데이타비교수단의 출력신호를 입력받는 피모스트랜지스터(PM4)와; 상기 피모스트랜지스터(PM4)의 드레인을 통해 출력되는 신호를 반전시켜 상기 출력제어수단에 인가하는 직렬연결된 다수의 인버터와; 상기 데이타비교수단의 출력신호에 따라 온/오프되어 상기 인버터의 임의의 홀수번째 출력신호를 상기 피모스트랜지스터(PM4)의 드레인에 궤환시키는 전송게이트로 구성한 것을 특징으로 하는 출력 버퍼회로.The plasma display apparatus according to claim 1, wherein the pulse generating means comprises: a PMOS transistor (PM4) having a source connected to the power supply voltage (VCC) and a gate connected to the output signal of the data comparing means; A plurality of series-connected inverters for inverting a signal output through the drain of the PMOS transistor PM4 and applying the inverted signal to the output control means; And a transfer gate which is turned on / off in accordance with an output signal of the data comparison means and feeds back any odd-numbered output signal of the inverter to the drain of the PMOS transistor (PM4). 제1항에 있어서, 출력제어수단은 상기 펄스발생수단의 반전된 출력신호와 데이타신호(DOUT)를 노아조합하여 상기 피모스트랜지스터(PM2)에 인가하는 노아게이트(NOR4)와; 상기 펄스발생수단의 출력신호와 데이타신호(DOUT)를 낸드조합하여 상기 엔모스트랜지스터(NM2)에 인가하는 낸드게이트(NAND3)로 구성한 것을 특징으로 하는 출력 버퍼회로.2. The semiconductor memory device according to claim 1, wherein the output control means comprises: a NOR gate (NOR4) for applying the inverted output signal of the pulse generating means and the data signal (DOUT) to the PMOS transistor (PM2) And a NAND gate (NAND3) for NANDing the output signal of the pulse generating means and the data signal (DOUT) to be applied to the NMOS transistor (NM2).
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