KR100206880B1 - 히트싱크가 부착된 컬럼형 패키지 - Google Patents

히트싱크가 부착된 컬럼형 패키지 Download PDF

Info

Publication number
KR100206880B1
KR100206880B1 KR1019950067332A KR19950067332A KR100206880B1 KR 100206880 B1 KR100206880 B1 KR 100206880B1 KR 1019950067332 A KR1019950067332 A KR 1019950067332A KR 19950067332 A KR19950067332 A KR 19950067332A KR 100206880 B1 KR100206880 B1 KR 100206880B1
Authority
KR
South Korea
Prior art keywords
heat sink
semiconductor chip
package
leads
lead
Prior art date
Application number
KR1019950067332A
Other languages
English (en)
Other versions
KR970053677A (ko
Inventor
김선동
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019950067332A priority Critical patent/KR100206880B1/ko
Priority to US08/749,963 priority patent/US5877561A/en
Priority to JP8342950A priority patent/JP2819282B2/ja
Priority to CN96114083A priority patent/CN1065659C/zh
Publication of KR970053677A publication Critical patent/KR970053677A/ko
Application granted granted Critical
Publication of KR100206880B1 publication Critical patent/KR100206880B1/ko
Priority to US09/412,646 priority patent/US6181560B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4882Assembly of heatsink parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 몸체의 상하면에 다수 개의 리드와 히트싱크가 노출되도록 매설하여 외부의 충격으로부터 리드를 보호하고, 인쇄회로기판에 실장이 용이하고 또한 열방출 효과를 높일 수 있도록 된 히트싱크가 부착된 컬럼형 패키지에 관한 것으로, 그 구성은 소정두께로 그의 평면이 소정형상을 가진 몸체(11)의 상하면에서 노출되도록 다수 개의 리드(12)와 히트싱크(13)를 매설하고, 상기 히트싱크(13)의 노출된 상면에 반도체 칩(15)을 부착하고 와이어 본딩 및 몰딩한 것이다.

Description

히트싱크가 부착된 컬럼형 패키지
제1도는 종래 반도체 패키지의 구성을 보인 종단면도.
제2도는 본 발명에 따른 유닛 컬럼프레임과 커팅된 몸체를 나타낸 사시도.
제3도는 본 발명에 따른 히트싱크가 부착된 컬럼형 패키지의 제1 실시예를 나타낸 사시도.
제4도는 상기 제3도의 패키지몸체의 상면에 단차가 형성된 상태를 나타낸 사시도.
제5도는 본 발명에 따른 히트싱크가 부착된 컬럼형 패키지의 제2 실시예를 나타낸 사시도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 유닛 컬럼프레임 11 : 몸체
11a : 단차 12 : 리드
13 : 히트싱크 15 : 반도체 칩
20 : 덮개
본 발명은 히트싱크가 부착된 컬럼형 패키지에 관한 것으로, 특히 몸체의 상하면에 다수 개의 리드와 히트싱크가 노출되도록 매설하여 외부의 충격으로부터 리드를 보호하고, 인쇄회로기판에 실장이 용이하고 또한 열방출효과를 높일 수 있도록 된 히트싱크가 부착된 컬럼형 패키지에 관한 것이다.
일반적으로 반도체 패키지는 다양한 형태가 알려져 있는데, 큐에피패키지(QFP : Quad Flat Package), 볼그리드어레이(BGA : Ball Grid Array Package), 테이프캐리어 패키지(Tape Carrier Package), 플립칩 패키지(Flip Chip Package)등이 있다.
제1도는 일반적인 큐에프피패키지를 나타낸 종단면도로서, 이에 도시한 바와 같이, 리드프레임(1)의 패들(2)에 반도체 칩(3)이 부착되어 있고, 그 반도체 칩(3)과 상기 리드프레임(1)의 인너리드(1a)는 금속와이어(4)에 의해 본딩되어 전기적으로 연결되어 있고, 상기 반도체 칩(3), 인너리드(1a), 금속와이어(4)를 포함하는 일정면적이 에폭시 몰딩 컴파운드(epoxy molding compound)에 의해 감싸져서(encapsulation)된 몸체(5)로 구성되어 있다.
도면중 미설명부호 1b는 인너리드(1a)로 부터 연장형성되어 외부로 노출된 아웃리드이다.
상기와 같이 구성되어 있는 종래 반도체 패키지의 제조공정은 일반적으로 잘 알려져 있다. 먼저 프로그레시브(progressive) 금형을 이용한 스템핑과 에칭의 방법으로 리드프레임(1)을 제작하는 단계, 상기 리드프레임(1)의 패들(2)에 반도체 칩(3)을 부착하는 다이 본딩공정과, 상기 리드프레임(1)의 인너리드(1a)와 반도체 칩(3)을 금속 와이어(4)를 통해 전기적으로 연결하는 와이어 본딩공정과, 상기 인너리드(1a), 반도체 칩(3), 금속와이어(4)를 포함하는 일정면적을 에폭시로 몰딩하는 몰딩공정과, 댐바와 타이바를 잘라내는 공정인 트리밍공정과, 상기 리드프레임(1)의 아웃리드(1b)를 소정의 형태로 절곡하는 포밍공정을 수행함으로써 반도체 패키지가 완성되며, 상기와 같이 제조된 패키지를 인쇄회로기판에 실장함으로써 반도체 칩내에 정보를 저장하거나 저장된 정보를 읽는데 사용된다.
그러나, 상기와 같은 종래의 반도체 패키지는 아웃 리드(1b)가 몸체(5)의 외부로 돌출되어 있는 상태로 외부의 충격으로부터 아웃 리드(1b)의 휨이 발생하여 후공정에서 패키지의 신뢰성이 저하되는 문제점이 있었으며, 인쇄회로기판에 실장시 기판의 본드패드에 정확히 얼라인먼트(alignment)시키는데 어려움이 있는 문제점이 있었고, 또한 공정의 절감에도 한계가 있는 문제점이 있었다. 또한, 패키지가 인쇄회로기판에 실장된 후 패키지의 내부에서 발생되는 열이 효과적으로 방출되지 못하여 에러가 발생되는 문제점이 있었다.
본 발명은 상기한 바와 종래 반도체 패키지에 있어서의 문제점을 해결하기 위해 안출한 것으로, 패키지의 아웃 리드가 외부의 충격으로부터 보호되고 아웃리드의 휨발생을 방지할 수 있도록 된 히트싱크가 부착된 컬럼형 패키지를 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은 히트싱크 부착공정과 리드 트림/포밍 공정 등 공정수를 줄임으로써 생산성의 향상이 가능한 히트싱크가 부착된 컬럼형 패키지를 제공함에 그 목적이 있다. 본 발명의 다른 목적은 다수 개의 리드와 히트싱크를 사용하여 효과적으로 패키지내부의 열을 방출시킬 수 있도록 된 히트싱크가 부착된 컬럼형패키지를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따르면, 다수 개의 리드가 상하면 및 측벽면에서 평면적(平面的)으로 노출되도록 매설됨과 아울러 중앙부의 다이본딩부에 대응하는 위치에서 상하면에서 노출되는 히트싱크가 매설된 절연성 재질로 된 소정 두께의 몸체와, 몸체의 히트싱크의 상면에 직접 부착되는 반도체 칩과, 리드와 반도체 칩의 본드패드를 전기적으로 연결하는 금속와이어와, 반도체 칩과 리드와 금속와이어를 포함하는 일정 면적을 밀봉시키는 몰드부로 구성된 것을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지가 제공된다.
또한, 본 발명기의 다른 실시예로서, 다수 개의 리드가 상하면 및 측벽면에서 평면적(平面的)으로 노출되도록 매설됨과 아울러 중앙부의 다이본딩부에 대응하는 위치에서 상하면에서 노출되는 히트싱크가 매설된 절연성 재질로 된 수정 두께의 몸체와, 몸체의 히트싱크의 상면에 직접 부착되는 반도체 칩과, 리드와 반도체 칩의 본드패드를 전기적으로 연결하는 금속와이어와, 상기 몸체의 상면을 밀봉하며 몸체와 동일한 위치에 상기 리드에 전기적으로 연결되는 다수 개의 리드와 상기 반도체 칩과 접촉하는 히트싱크가 노출되도록 매설된 절연성 재질의 커버로 구성됨을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지가 제공된다.
상기와 같이 구성된 히트싱크가 부착된 컬럼형패키지는 인쇄회로기판상의 금속패턴과 솔더범프를 사용하여 표면실장되거나 인쇄회로기판상에 홈을 형성하여 삽입실장 시킴으로써 서로 전기적으로 연결되고, 이에 따라 컬럼형패키지내의 반도체 칩에 정보를 저장하거나 저장된 정보를 읽어낼 수 있게 된다.
이하, 상기와 같이 구성되어 있는 본 발명에 따른 히트싱크가 부착된 컬럼형 패키지를 첨부도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 유닛 컬럼프레임과 커팅된 몸체를 나타낸 사시도로서, 이에 도시한 바와 같이, 유닛 컬럼프레임(10)은 소정길이를 가지고 그의 측단면이 사각형상이고, 절연성 재질로 된 몸체(11)에는 그 중심부에 히트싱크(13)가 매설되어 있고, 상기 히트싱크(13)를 둘러싸는 형태로 다수 개의 리드(12)가 매설되어 있다. 상기 히트싱크(13)와 리드(12)는 상기 프레임(10)의 일측면에서 타측면까지 길이방향으로 매설되어 있고, 상기 리드(12)는 일측면이 상기 프레임(10)의 외주면에 노출되어 있다. 상기 유닛컬럼프레임(10)은 길이방향으로 일정길이, 예를들면 1㎜, 1.5㎜, 2㎜ 등만큼 커팅되어 반도체 패키지의 몸체로 사용된다.
상기 유닛 컬럼프레임(10)의 측단면의 형상은 사각봉상등 다양한 형태로 제작가능하다.
또한 상기 유닛컬럼프레임(10)의 절연성 재질로 된 몸체(11)내에 매설된 히트싱크(13)와 리드(12)는 전선이 매설된 케이블(cable)의 형태와 유사하며, 상기 실시례와는 다른 다양한 형태로 매설이 가능한 것이다.
상기 유닛 컬럼프레임(10)은 커팅에 의하여 다수 개의 반도체 패키지를 제조하는 데 사용된다.
제3도는 상기 제2도에 따른 유닛 컬럼프레임에서 커팅된 몸체를 사용하여 제조된 패키지를 나타낸 도면으로서, 이에 도시한 바와 같이, 패키지 몸체(11)의 평면형상은 사각형이다.
상기 몸체(11)은 다수 개의 리드(12) 및 히트싱크(13)가 외측면에서 평면적(平面的)으로 노출하도록 매설된 형태이다. 상기 몸체(11)의 상하면에 노출되도록 매설된 히트싱크(13)의 상면에는 반도체 칩(15)이 안착되고, 이후 금속와이어(14)를 사용하여 다수 개의 리드(12)가 상기 반도체 칩(15)의 다수 개의 본드패드(도시안됨)와 와이어 본딩됨으로써 전기적으로 연결된다. 이후 에폭시 몰딩 컴파운드(epoxy molding compound)를 사용하여 상기 반도체 칩(15), 금속와이어(14) 및 리드(12)를 포함한 일정면적을 몰딩하여 몰드부를 형성함으로써 히트싱크가 부착된 컬럼형 패키지가 완성된다.
또한, 제4도에 도시한 바와 같이, 상기와 같이 유닛 컬럼프레임(4)에 의해 커팅된 개개의 몸체(11)의 상면에 반도체 칩이 안착되는 위치를 그라인딩(Grinding) 또는 폴리싱(Polishing)하여 단차(11a)를 형성한 후 패키지 제조공정을 진행하여 패키지를 제조함으로써 패키지를 박형화시킬 수 있다. 이때 몸체(11)의 상면에서 노출된 히트싱크(13)의 상면도 함께 그라인딩 또는 폴리싱된다.
제5도는 본 발명의 제2 실시예에 따른 히트싱크가 부착된 컬럼형 패키지를 나타낸 도면으로서, 제1 실시예와 동일부분에는 동일부호를 사용하여 설명한다. 제2 실시예의 패키지는 상기 제4도와 유사한 형태인데, 상기 몸체(11)내에는 다수 개의 리드(12) 및 히트싱크(13)가 매설되어 있고, 상기 몸체(11) 상면은 단차(11a)가 형성되어 있고, 상기 단차(11a)에는 반도체 칩(15)이 안착되고, 상기 반도체 칩(15)의 상면에 형성된 다수 개의 본드패드(도시안됨)는 다수 개의 리드(12)와 금속와이어(14)에 의해 와이어 본딩됨으로써 전기적으로 연결된다. 이후 금속와이어(14)에 의해 와이어 본딩됨으로써 전기적으로 연결된다. 이후 금속와이어(14)를 포함한 일정면적을 몰딩하는 대신 상기 유닛컬럼프레임(10)으로 부터 상기 몸체(11)의 두께보다 얇은 두께를 가지도록하여 절단된 덮개(20)를 사용하여 상기 몸체(11)의 상면을 복개시켜서 히트싱크가 부착된 컬럼형 패키지를 완성시킨 것이다.
상기 제2 실시예에서 와이어 본딩 후에 금속와이어(14)는 패키지몸체(11)의 상면으로 돌출되지 않으므로 몰딩하지 않고 덮개(20)를 이용하여 복개의 가능한 것이다. 상기 덮개(20)를 사용하지 않고 에폭시 몰딩 컴파운드를 사용하여 몰딩할 수도 있다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 히트싱크가 부착된 컬럼형 패키지는 다수 개의 리드 및 히트싱크가 상하면 및 외측면에서 평면적으로 노출되도록 매설된 몸체와, 그 몸체의 상면에서 노출된 히트싱크의 상면에 부착되는 반도체 칩과, 그 반도체 칩과 리드를 전기적으로 연결하는 와이어로 구성된 것으로서, 외부연결단자인 리드가 절연체인 몸체의 내부에 매설되어 있으므로 외부의 충격으로 인한 리드의 휨발생이 방지되고, 리드와 히트싱크가 몸체의 상,하면상에 노출되므로 기판에 실장이 용이하며, 이상발생시 수리가 용이하게 되고, 또한 패키지내부에서 발생되는 열의 방출효과가 있다.
또한, 종래의 반도체 패키지 제조공정에서 수행하는 트리밍(trimming), 포밍(froming)공정이 불필요하므로 공정수의 감소에 따른 원가절감 및 생산성이 향상되는 등의 효과가 있는 것이다.

Claims (4)

  1. 다수 개의 리드(12)가 상하면 및 측벽면에서 평면적(平面的)으로 노출되도록 매설됨과 아울러 중앙부의 다이본딩부에 대응하는 위치에서 상하면에서 노출되는 히트싱크(13)가 매설된 절연성 재질로 된 소정 두께의 몸체(11)와, 몸체의 히트싱크(13)의 상면에 직접 부착되는 반도체 칩(15)과, 상기 리드(12)와 반도체 칩(15)의 본드패드를 전기적으로 연결하는 금속와이어(14)와, 상기 반도체 칩(15)과 리드(12)와 금속와이어(14)를 포함하는 일정 면적을 밀봉시키는 몰드부로 구성된 것을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지.
  2. 제1항에 있어서, 상기 몸체(11)는 그의 상면에 단차(11a)가 형성된 것을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지.
  3. 제1항에 있어서, 상기 몸체(11)에는 다수 개의 반도체 칩(15)이 안착될 수 있도록 된 것을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지.
  4. 다수 개의 리드(12)가 상하면 및 측벽면에서 평면적(平面的)으로 노출되도록 매설됨과 아울러 중앙부의 다이본딩부에 대응하는 위치에서 상하면에서 노출되는 히트싱크(13)가 매설된 절연성 재질로 된 소정 두께의 몸체(11)와, 몸체의 히트싱크(13)의 상면에 직접 부착되는 반도체 칩(15)과, 리드(12)와 반도체 칩(15)의 본드패드를 전기적으로 연결하는 금속와이어(14)와, 상기 몸체(11)의 상면을 밀봉하며 몸체(11)와 동일한 위치에 상기 리드(12)에 전기적으로 연결되는 다수 개의 리드(12')와 상기 반도체 칩(15)와 접촉하는 히트싱크(13')가 노출되도록 매설된 절연성 재질의 커버(20)로 구성됨을 특징으로 하는 히트싱크가 부착된 컬럼형 패키지.
KR1019950067332A 1995-07-28 1995-12-29 히트싱크가 부착된 컬럼형 패키지 KR100206880B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950067332A KR100206880B1 (ko) 1995-12-29 1995-12-29 히트싱크가 부착된 컬럼형 패키지
US08/749,963 US5877561A (en) 1995-07-28 1996-11-18 Plate and column type semiconductor package having heat sink
JP8342950A JP2819282B2 (ja) 1995-12-29 1996-12-24 半導体パッケージおよびその製造方法
CN96114083A CN1065659C (zh) 1995-12-29 1996-12-26 具有热沉的平板型半导体封装
US09/412,646 US6181560B1 (en) 1995-07-28 1999-10-05 Semiconductor package substrate and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950067332A KR100206880B1 (ko) 1995-12-29 1995-12-29 히트싱크가 부착된 컬럼형 패키지

Publications (2)

Publication Number Publication Date
KR970053677A KR970053677A (ko) 1997-07-31
KR100206880B1 true KR100206880B1 (ko) 1999-07-01

Family

ID=19447659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950067332A KR100206880B1 (ko) 1995-07-28 1995-12-29 히트싱크가 부착된 컬럼형 패키지

Country Status (3)

Country Link
JP (1) JP2819282B2 (ko)
KR (1) KR100206880B1 (ko)
CN (1) CN1065659C (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1420035B1 (en) 2002-11-12 2007-06-06 Nitto Denko Corporation Filled epoxy resin composition for semiconductor encapsulation and semiconductor using same
TWI233188B (en) 2003-10-07 2005-05-21 United Microelectronics Corp Quad flat no-lead package structure and manufacturing method thereof
CN100369241C (zh) * 2003-10-13 2008-02-13 联华电子股份有限公司 四方扁平无接脚型态的晶片封装结构及其工艺
CN102437824B (zh) * 2011-12-05 2015-03-11 北京大学 一种直冷式高集成度电荷灵敏前置放大器
CN105914191B (zh) * 2016-06-20 2018-03-16 深圳市宏钢机械设备有限公司 一种水冷散热的集成电路封装

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2612455B2 (ja) * 1987-09-30 1997-05-21 イビデン株式会社 半導体素子搭載用基板
IT1252136B (it) * 1991-11-29 1995-06-05 St Microelectronics Srl Struttura di dispositivo a semiconduttore con dissipatore metallico e corpo in plastica, con mezzi per una connessione elettrica al dissipatore di alta affidabilita'

Also Published As

Publication number Publication date
CN1156903A (zh) 1997-08-13
KR970053677A (ko) 1997-07-31
CN1065659C (zh) 2001-05-09
JP2819282B2 (ja) 1998-10-30
JPH09186273A (ja) 1997-07-15

Similar Documents

Publication Publication Date Title
US6740961B1 (en) Lead frame design for chip scale package
EP1913633B1 (en) Packaged integrated circuit with enhanced thermal dissipation
KR100304681B1 (ko) 몰드bga형반도체장치및그제조방법
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US5302849A (en) Plastic and grid array semiconductor device and method for making the same
US7119421B2 (en) Quad flat non-leaded package comprising a semiconductor device
KR101160694B1 (ko) 반도체장치의 제조 방법
US8487424B2 (en) Routable array metal integrated circuit package fabricated using partial etching process
US20030006055A1 (en) Semiconductor package for fixed surface mounting
US20100013069A1 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
US8105876B2 (en) Leadframe for leadless package, structure and manufacturing method using the same
JPH11312764A (ja) エリアアレイ型半導体パッケージ及びその製造方法
US20040241908A1 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
KR100283299B1 (ko) 플라스틱캡슐화반도체장치및그의제조방법
KR19980032479A (ko) 표면 설치 to-220 패키지 및 그의 제조 공정
KR0179834B1 (ko) 컬럼형 패키지
US5796160A (en) Resin-sealed semiconductor device
KR100206880B1 (ko) 히트싱크가 부착된 컬럼형 패키지
CN109427698B (zh) 组装qfp型半导体器件的方法
US20080185698A1 (en) Semiconductor package structure and carrier structure
KR100763966B1 (ko) 반도체 패키지 및 이의 제조에 사용되는 리드프레임
KR100279252B1 (ko) 세라믹패키지
KR20020093250A (ko) 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 16

EXPY Expiration of term