KR100206720B1 - The method of providing a deselect signal of semiconductor memory device - Google Patents

Abstract

워드라인 구동에 대한 스피드 로스를 방지하기 위해, 리던던시 디코더를 포함하는 반도체 메모리 장치의 디셀렉트 신호 제공방법이 개시된다. 워드라인을 디스에이블시키는 디셀렉트 신호를 제공하는 방법은 상기 리던던시 디코더의 출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 빠르게 한다.In order to prevent a speed loss for word line driving, a method of providing a deselect signal of a semiconductor memory device including a redundancy decoder is disclosed. A method for providing a deselect signal for disabling a word line includes combining the deselect signal with an output of the redundancy decoder to control a section low decoder so that a normal word line driving pass when switching from a deselect mode to a select mode. Speeds up decoding.

Description

스피드 로스를 방지하기 위한 반도체 메모리장치의 디셀렉트 신호 제공방법Method for providing deselect signal of semiconductor memory device to prevent speed loss

본 발명은 동기 반도체 메모리 장치에 관한 것으로, 특히 워드라인 구동에 대한 스피드 로스를 방지하기 위한 디셀렉트 신호 제공방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device, and more particularly, to a method for providing a deselect signal for preventing a speed loss for word line driving.

일반적으로, 다수의 메모리셀들을 매트릭스형태의 어레이로서 구비하고, 인가되는 외부클럭에 동기되어 선택된 메모리 셀내의 데이타를 억세스 하는 동기형 스태틱 랜덤 억세스 메모리 (SRAM)등과 같은 휘발성 반도체 메모리 장치는, 정상적인 메모리 셀 어레이내의 메모리 셀들이 불량으로 제조되어지거나 결함난 경우를 대비하여, 노말 메모리 셀 대치용 리던던시 메모리 셀들을 여분으로 가질 수 있도록 설계되고 제조되어진다.In general, a volatile semiconductor memory device such as a synchronous static random access memory (SRAM) having a plurality of memory cells as an array in a matrix form and accessing data in a selected memory cell in synchronization with an applied external clock is a normal memory. The memory cells in the cell array are designed and manufactured to have redundant redundant memory cells for replacing normal memory cells in case a defective or defective memory cell is manufactured.

SRAM에서, 인에이블되었던 워드라인을 디스에이블시키는 디셀렉트 신호는 통상적으로 노말 디코딩패스에 인가되는데, 그에 따라 워드라인 구동에 대한 스피드 로스가 발생된다. 즉, 종래의 디셀렉트 신호 제공을 보여주는 워드라인 구동관련 블록도인 도 1을 참조하면, 디셀렉트 신호가 프리디코더 20에 제공됨을 알 수 있다. 도 1은 행어드레스를 수신하는 로우 어드레스 버퍼 10과, 상기 로우 어드레스 버퍼 10의 어드레스 출력을 수신하여 프리디코딩하는 프리 디코더 20와, 상기 프리 디코더 20의 출력을 수신하여 메인 워드라인을 선택하기 위한 메인 로우 디코딩신호를 출력하는 메인 로우 디코더 30와, 상기 프리 디코더 20의 출력을 수신하여 스페어 워드라인을 선택하기 위한 리던던시 디코더 40와, 상기 디코더 30,40의 출력에 연결되어 섹션 워드라인을 인에이블 시키기 위한 섹션 워드라인 선택신호를 출력하는 섹션 로우 디코더 50로 구성된다. 여기서, 상기 디셀렉트 신호는 도 3에 도시된 프리디코더 20의 낸드 게이트의 입력으로 인가되므로 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 떨어뜨린다. 왜냐하면, 상기 디셀렉트 신호의 스피드는 상대적으로 느리기 때문이다. 여기서, 노말 워드라인 구동패스는 상기 디코더 40를 제외한 워드라인 구동패스를 말한다. 또한, 도 2내지 도 6에는 상기 도 1에 대한 각부의 구체 회로도가 이해의 편의를 위해 도시되어 있다. 도 2는 상기 로우 어드레스 버퍼 10의 구체도이고, 프리 디코더 20의 구체도는 도 3에 보여진다. 메인 로우 디코더 30의 구체도는 도 4에 있고, 도 5는 섹션 로우 디코더 50의 구체도이고, 도 6은 리던던시 디코더 40의 세부회로도이다.In SRAM, a deselect signal that disables a wordline that has been enabled is typically applied to a normal decoding pass, resulting in a speed loss for wordline driving. That is, referring to FIG. 1, which is a block diagram related to word line driving showing a conventional deselect signal, it can be seen that the deselect signal is provided to the predecoder 20. 1 illustrates a row address buffer 10 that receives a row address, a predecoder 20 that receives and predecodes an address output of the row address buffer 10, and a main for selecting a main word line by receiving an output of the predecoder 20. A main row decoder 30 for outputting a row decoding signal, a redundancy decoder 40 for receiving the output of the predecoder 20 to select a spare word line, and a section word line connected to an output of the decoders 30 and 40 to enable a section word line And a section row decoder 50 for outputting a section word line selection signal. Here, the deselect signal is applied to the input of the NAND gate of the predecoder 20 shown in FIG. This is because the speed of the deselect signal is relatively slow. Here, the normal word line driving path refers to a word line driving path except for the decoder 40. 2 to 6 are detailed circuit diagrams of respective parts of FIG. 1 for convenience of understanding. FIG. 2 is a detailed diagram of the row address buffer 10 and a detailed diagram of the free decoder 20 is shown in FIG. 3. A detailed diagram of the main row decoder 30 is shown in FIG. 4, FIG. 5 is a detailed diagram of the section row decoder 50, and FIG. 6 is a detailed circuit diagram of the redundancy decoder 40.

상기한 바와 같이 종래에는 디셀렉트 신호를 프리디코더에 인가하여 디셀렉팅 동작을 수행시켰으므로 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 떨어뜨리는 문제점이 있었다.As described above, since the deselecting operation is performed by applying the deselect signal to the predecoder, there is a problem in that the decoding speed of the normal word line driving path is reduced when switching from the deselect mode to the select mode.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 디셀렉트 신호 제공방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for providing a deselect signal of a semiconductor memory device which can solve the above-mentioned conventional problems.

본 발명의 다른 목적은 워드라인 구동에 대한 스피드 로스를 방지하기 위한 디셀렉트 신호 제공방법을 제공함에 있다.Another object of the present invention is to provide a method for providing a deselect signal for preventing a speed loss for word line driving.

도 1은 종래의 디셀렉트 신호 제공을 보여주는 워드라인 구동관련 블럭도.1 is a block diagram of a word line drive showing a conventional deselect signal providing.

도 2내지 도 6은 도 1에 대한 각부의 구체 회로도.2 to 6 are detailed circuit diagrams of the parts of FIG. 1.

도 7은 본 발명에 따른 디셀렉트 신호 제공을 보여주는 워드라인 구동관련 블럭도.7 is a block diagram of a word line drive related to providing a deselect signal in accordance with the present invention.

도 8은 도 7중 프리 디코더의 세부 회로도.FIG. 8 is a detailed circuit diagram of the free decoder of FIG. 7. FIG.

도 9는 도 7중 리던던시 디코더 41의 세부 회로도.9 is a detailed circuit diagram of the redundancy decoder 41 in FIG.

도 10은 본 발명과 종래의 기술에 따른 워드라인 구동 속도를 비교하여 보인도면.10 is a view showing a comparison of the word line driving speed according to the present invention and the prior art.

상기한 목적을 달성하기 위하여, 워드라인을 디스에이블시키는 디셀렉트 신호를 제공하는 방법은 상기 리던던시 디코더의 출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 빠르게 함을 특징으로 한다.In order to achieve the above object, a method for providing a deselect signal for disabling a word line includes combining the deselect signal with an output of the redundancy decoder to control a section low decoder from a deselect mode to a select mode. It is characterized in that the decoding speed of the normal word line driving path is increased during switching.

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 워드라인 패스관련 회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 소자를 가르킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.Hereinafter, a word line path related circuit of a semiconductor memory device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings. Like reference numerals in the accompanying drawings indicate elements having the same configuration and function as much as possible. In the following description, the detailed items for such configurations are described in detail in order to provide a more thorough understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without these specific details. In addition, features and functions of well-known semiconductor basic devices are not described in detail in order not to obscure the present invention.

먼저, 본 발명에 따른 기술적 요지를 설명하면, 본 발명에서는 리던던시 디코더의 최종출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 패스가 스피드가 느린 디셀렉트 신호에 영향을 받지 않게 하는 것이다.First, the technical gist of the present invention will be described. In the present invention, the deselected signal is combined with the final output of the redundancy decoder to control the section low decoder so that the normal word line pass when switching from the deselect mode to the select mode. Is not affected by slow deselect signals.

도 7을 참조하면, 행어드레스를 수신하는 로우 어드레스 버퍼 10과, 상기 로우 어드레스 버퍼 10의 어드레스 출력을 수신하여 프리디코딩하는 프리 디코더 21와, 상기 프리 디코더 20의 출력을 수신하여 메인 워드라인을 선택하기 위한 메인 로우 디코딩신호를 출력하는 메인 로우 디코더 30와, 상기 프리 디코더 21의 출력을 수신하여 스페어 워드라인을 선택하는 리던던시 신호 및 디셀렉트 신호를 출력하는 리던던시 디코더 41와, 상기 디코더 30,41의 출력에 연결되어 섹션 워드라인을 인에이블 시키기 위한 섹션 워드라인 선택신호를 출력하는 섹션 로우 디코더 50으로 구성된다. 여기서, 상기 디셀렉트 신호는 도 9에서와 같이 리던던시 디코더 41의 최종 출력단인 낸드 게이트 90의 입력으로 인가되므로 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 저하시키지 않는다. 상기 디셀렉트 신호의 스피드는 상대적으로 느리지만, 노말 워드라인 구동패스에는 영향을 주지 않는다.Referring to FIG. 7, a row address buffer 10 that receives a row address, a predecoder 21 that receives and predecodes an address output of the row address buffer 10, and a main word line are selected by receiving an output of the predecoder 20. A main row decoder 30 for outputting a main row decoding signal for receiving a signal; a redundancy decoder 41 for receiving a output of the pre decoder 21; A section row decoder 50 is coupled to the output and outputs a section word line select signal for enabling the section word line. Here, the deselect signal is applied to the input of the NAND gate 90, which is the final output terminal of the redundancy decoder 41, as shown in FIG. The speed of the deselect signal is relatively slow, but does not affect the normal wordline drive path.

상기 리던던시 디코더 41은 다수의 퓨즈, 전원전압을 수신하는 피모오스 트랜지스터들, 인버터들, 게이트로 디코딩 로우어드레스를 수신하는 엔모오스 트랜지스터들로 구성되어 상기 리던던시 신호 REDB를 하이 또는 로우레벨로서 출력하는 통상의 디코더이며 본 실시예에서는 상기 디셀렉트 신호를 도 9에서와 같이 리던던시 디코더 41의 최종 출력단인 낸드 게이트 90의 일측입력으로 제공함을 알 수 있다. 한편, 본 발명의 실시예에서의 프리디코더 21은 종래의 프리디코더 20와는 다르게 도 8과 같이 이루어져 있다. 도 8에서 부호 22는 2입력 낸드 게이트이고, 부호 23,24는 각기 인버터이다.The redundancy decoder 41 includes a plurality of fuses, PMOS transistors receiving a power supply voltage, inverters, and NMOS transistors receiving a decoding low address through a gate, and typically outputs the redundancy signal REDB as a high or low level. In the present embodiment, it can be seen that the deselect signal is provided to one side input of the NAND gate 90 which is the final output terminal of the redundancy decoder 41 as shown in FIG. Meanwhile, unlike the conventional predecoder 20, the predecoder 21 according to the embodiment of the present invention is configured as shown in FIG. 8. In Fig. 8, reference numeral 22 denotes a two-input NAND gate, and reference numerals 23 and 24 denote inverters.

본 발명의 효과를 보여주는 시뮬레이션도인 도 10을 참조하면, 종래의 워드라인 인에이블 그래프 PR보다 본 발명에 따른 그래프 PI가 구동스피드면에서 우수함을 나타내고 있음을 볼 수 있다.Referring to FIG. 10, which is a simulation diagram showing the effects of the present invention, it can be seen that the graph PI according to the present invention is superior in terms of driving speed than the conventional word line enable graph PR.

상술한 바와 같이 본 발명에 의하면 워드라인 구동에 대한 스피드 로스를 방지하는 효과가 있다.As described above, according to the present invention, there is an effect of preventing a speed loss for word line driving.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를들어, 사안이 허용하는 한 상기 리던던시 디코더 내의 구성을 달리할 수 있음은 물론 회로의 전체구성을 변경 또는 변화시킬 수 있음은 명백할 것이다.Although the above-described invention has been described and limited by way of example with reference to the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the invention. For example, it will be apparent that the configuration within the redundancy decoder may vary as well as change or change the overall configuration of the circuit as far as the matter allows.

Claims (2)

리던던시 디코더를 포함하는 반도체 메모리 장치에서 워드라인을 디스에이블시키는 디셀렉트 신호를 제공하는 방법에 있어서, 상기 리던던시 디코더의 출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 빠르게 함을 특징으로 하는 방법.A method for providing a deselect signal for disabling a word line in a semiconductor memory device including a redundancy decoder, the method comprising: combining the deselect signal with an output of the redundancy decoder to control a section low decoder. And a method of speeding up the decoding of the normal wordline drive path upon switching to the select mode. 제1항에 있어서, 상기 리던던시 디코더의 낸드 게이트에 디셀렉트 신호가 조합됨을 특징으로 하는 방법.The method of claim 1, wherein a deselect signal is combined with a NAND gate of the redundancy decoder.