KR100206696B1 - Program method of non-volatile semiconductor memory - Google Patents
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Abstract
[청구 범위에 기재된 발명이 속한 기술분야][Technical field to which the invention described in the claims belong]
불휘발성 반도체 메모리의 프로그램 방법에 관한 것이다.A method of programming a nonvolatile semiconductor memory.
[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]
낸드구조의 메모리 쎌을 통해 프로그램할시 문턱전압의 변동을 방지할 수 있는 불휘발성 반도체 메모리의 프로그램방법을 제공함에 있다.The present invention provides a method of programming a nonvolatile semiconductor memory that can prevent a change in a threshold voltage when programming through a memory N of a NAND structure.
[발명의 해결방법의 요지][Summary of the solution of the invention]
로칼 셀프 부스팅기술이 적용되는 불휘발성 반도체 메모리에 있어서, 낸드 쎌 유닛의 일단과 접속되는 제1비트라인과 인접한 제2비트라인의 최하위 메모리 쎌을 프로그램하고, 이어 상기 제1비트라인의 최하위 메모리 쎌의 인접한 다음 메모리 쎌을 프로그램하는 방식으로 이러한 프로그램순서가 연속되어 순차적을 이루어짐을 특징으로 한다.In a nonvolatile semiconductor memory to which a local self-boosting technique is applied, the lowest memory V of a second bit line adjacent to a first bit line connected to one end of a NAND chip unit is programmed, and then the lowest memory V of the first bit line is programmed. This program sequence is characterized by successive sequential methods of programming the next next memory of.
[발명의 중요한 용도][Important Uses of the Invention]
데이터의 영구보존에 적합하게 사용된다.It is used for the permanent preservation of data.
Description
제1도는 두 비트라인당 한 개의 센스앰프를 공유하는 구조의 페이지 버퍼를 가지는 통상의 불휘발성 반도체 메모리 장치의 구조를 나타낸 도면,1 is a diagram illustrating a structure of a conventional nonvolatile semiconductor memory device having a page buffer having a structure in which one sense amplifier is shared per two bit lines;
제2도는 최상위 비트 어드레스를 이용하여 프로그램하는 순서를 나타내는 도면.2 is a diagram showing a procedure of programming using the most significant bit address.
제3도는 로칼 쎌프 부스팅을 설명하기 위해 나타낸 도면.3 is a diagram illustrating local pump boosting.
제4도는 본 발명의 바람직한 실시예에 따라 최하위 비트 어드레스를 이용하여 프로그램하는 방법을 나타내는 도면.4 illustrates a method of programming using the least significant bit address in accordance with a preferred embodiment of the present invention.
본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리에 관한 것으로, 특히 불휘발성 반도체 메모리의 프로그램방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory that can be electrically erased and programmed, and more particularly to a method of programming a nonvolatile semiconductor memory.
일반적으로, 불휘발성 반도체 메모리는 크게 낸드(NAND)형과 노아(NOR)형으로 구분 할 수 있으며, 이중 집적도면에서 우수한 특성으로 보이는 디바이스는 낸드형이고, 랜덤 억세스 시간 특성이 우수한 디바이스는 노아형이다. 최근 이러한 불휘발성 반도체 메모리 장치의 집적도 향상을 위해 한 개의 메모리 쎌에 다수개의 데이터를 저장하는 기술로써 다수 상태 플래쉬 메모리 기술의 연구가 활발히 진행중이다. 상기 노아형 반도체 메모리 장치는 메모리 쎌이 각각 독립적으로 비트라인(bit line)과 워드라인(word line)에 접속되는 구조를 취하고 있어 데이터의 쓰기동작(write)이나 읽기동작(read)시에 다른 쎌들에 의한 간섭이 적은 이점이 있으나, 집적도면에서 각 쎌들과 비트라인 사이에 연결을 위한 콘택이 필요하다는 점은 낸드형에 비하여 불리한 점이 있다.In general, nonvolatile semiconductor memory can be classified into NAND type and NOR type, and devices that show excellent characteristics in terms of dual integration are NAND type, and devices having excellent random access time characteristics are NOA type. to be. Recently, in order to improve the density of such a nonvolatile semiconductor memory device, research on a multi-state flash memory technology is actively being conducted as a technology for storing a plurality of data in one memory. The NOR-type semiconductor memory device has a structure in which memory pins are independently connected to bit lines and word lines, so that different pins may be used during data write or read operations. Although there is an advantage of less interference due to the integrated view, it is disadvantageous in comparison with the NAND type that a contact for connection between each pin and the bit line is required in an integrated view.
한편, 낸드형에 있어서는 다수개의 쎌들이 직렬로 연결된 한 개의 유닛(이하 낸드 쎌 유닛이라 칭함)당 한 개의 콘택만 필요하므로 집적도 면에서는 우수한 점이 있으나, 직렬 연결된 쎌들중 비선택된 쎌들에 의한 간섭 효과에 의해 읽기 동작 특성이 영향을 받을 수 있다. 상술한 낸드형 플래쉬의 자세한 동작은 1993년 1월 13일자로 출원된 한국특허출원번호 제93-390에 개시되어 있다.On the other hand, in the NAND type, only one contact is required per unit connected to a plurality of pins in series (hereinafter, referred to as a NAND pin unit), but it is excellent in terms of integration. Read operation characteristics can be affected. Detailed operations of the NAND flash described above are disclosed in Korean Patent Application No. 93-390, filed January 13, 1993.
또한, 데이터의 프로그램시 비 선택된 쎌에 인가되는 패스전압 Vpass에 의한 스트레스(이하 Vpass 스트레스라 칭함)와 프로그램전압 Vpgm이 인가되는 선택 워드라인의 비선택 컬럼이 받는 스트레스(이하 Vpgm 스트레스라 칭함)에 의해 초기 메모리 쎌이 가지던 문턱전압이 변동을 받을수 있으며, 이로 인해 데이터의 읽기시 부적절한 데이터를 읽을 수 있다.In addition, the stress caused by the pass voltage Vpass applied to the non-selected pin during programming of the data (hereinafter referred to as Vpass stress) and the stress received by the unselected column of the selected word line to which the program voltage Vpgm is applied (hereinafter referred to as Vpgm stress). As a result, the threshold voltage of the initial memory V may be changed, which may cause inappropriate data to be read when data is read.
특히, 상술한 다수 상태 플래쉬 메모리의 경우 데이터의 상태와 상태사이의 문턱전압 Vth간격은 정상적인 플래쉬 메모리에 비하여 그 차이가 작으므로 작은 준위의 문턱전압 Vth 천이에 의해서도 부적절한 데이터를 읽을수 있다.In particular, in the multi-state flash memory described above, the threshold voltage Vth interval between the state of the data and the state is smaller than that of the normal flash memory, so that inappropriate data can be read even by the transition of the threshold voltage Vth of a small level.
따라서, 본 발명의 목적은 프로그램 동작시 낸드 쎌 유닛 내에서 프로그램 되는 순서가 정해지는 경우에 있어서 프로그램이 진행되어 나가는 순서를 제어함으로써 Vpass 스트레스와 Vpgm 스트레스를 줄일수 있는 불휘발성 반도체 메모리의 프로그램방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of programming a nonvolatile semiconductor memory which can reduce Vpass stress and Vpgm stress by controlling the order in which the program proceeds when the order of programming in the NAND module is determined during the program operation. In providing.
본 발명의 다른 목적은 데이터의 읽기시 부적합한 데이터가 출력되는 것을 방지할 수 있는 불휘발성 반도체 메모리의 프로그램방법을 제공함에 있다.Another object of the present invention is to provide a method of programming a nonvolatile semiconductor memory capable of preventing output of inappropriate data when data is read.
본 발명의 또 다른 목적은 프로그램시 발생되는 문턱전압의 변화를 최소한으로 줄일 수 있는 불휘발성 반도체 메모리의 프로그램방법을 제공함에 있다.Another object of the present invention is to provide a method of programming a nonvolatile semiconductor memory capable of minimizing a change in threshold voltage generated during programming.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 본 발명은 로칼 셀프 부스팅기술이 적용되는 불휘발성 반도체 메모리에 있어서, 낸드 쎌 유닛의 일단과 접속되는 제1비트라인의 촤하위 메모리 쎌부터 프로그램을 시작하고, 이어 상기 제1비트라인과 인접한 제2비트라인의 최하위 메모리 쎌을 프로그램하고, 이어 상기 제1비트라인의 촤하위 메모리 쎌의 인접한 다음 메모리 쎌을 프로그램하는 방식으로 이러한 지그재그 타입의 프로그램순서가 연속되어 순차적을 이루어짐을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, the present invention is a nonvolatile semiconductor memory to which the local self-boosting technique is applied, the first memory of the first bit line connected to one end of the NAND chip unit. Start a program, then program the lowest memory 시작 of the second bit line adjacent to the first bit line, and then program the next next memory 쎌 of the 위 lower memory 의 of the first bit line. The program sequence is characterized in that the successive sequence.
종래의 문제점인 상기 Vpgm 스트레스와 Vpass 스트레스를 줄이기 위한 방법으로 낸드 쎌 유닛 내의 선택 쎌의 양쪽쎌을 오프 상태로 만들어 줌으로써 인가된 프로그램 전압에 의한 채널 부스팅(Channel bosting)효과를 선택 워드라인에 연결된 쎌들에 집중화 시킴으로써 프로그램 방지(program inhibit)될 쎌들의 문턱전압 Vth 천이를 방지하는 기술(이하 로칼 쎌프 부스팅(Local self boosting)기술이라 칭함)이 제시되고 있다.In order to reduce the Vpgm stress and Vpass stress, which is a conventional problem, by turning off both sides of the selection pin in the NAND pin unit, the channel boosting effect by the applied program voltage is applied to the selection word line. A technique for preventing the transition of the threshold voltage Vth of the cells to be program inhibited by focusing on (hereinafter, referred to as a local self boosting technique) has been proposed.
또한 상기 로칼 쎌프 부스팅 기술을 다수 상태 메모리에 적용시키는 방법에는 몇가지의 방법이 있을수 있으며, 그 적용 방법에 따라 효과도 달라지게 된다.In addition, there may be several methods for applying the local pump boosting technique to the multi-state memory, and the effects vary depending on the application method.
본 발명에는 Vpgm 스트레스 및 Vpass 스트레스를 줄이기 위하 로칼 쎌프 부스팅의 효과적인 적용기술에 대해 기술할 것이다.The present invention will describe an effective application technique of local pump boosting to reduce Vpgm stress and Vpass stress.
특히, 본 발명은 한 개의 쎌에 다수개의 데이터를 저장하는 메모리인 다수 상태 내드 플래쉬 메모리에 있어서, 센스 앰프(sense amplifier)가 복수개의 비트라인을 공유하는 구조를 가지며, 프로그램 동작시 낸드 쎌 유닛 내에서 프로그램되는 순서가 정해지는 경우에 있어서 프로그램이 진행되어 나가는 순서를 제어함으로써 상기의 Vpass 스트레스와 Vpgm 스트레스를 줄일수 있는 기술에 관한 것이다.In particular, the present invention has a structure in which a sense amplifier shares a plurality of bit lines in a multi-state NAND flash memory, which is a memory for storing a plurality of data in one X, and has a structure in which a NAND X unit is used during a program operation. The present invention relates to a technique for reducing the Vpass stress and the Vpgm stress by controlling the order in which the program proceeds when the order of programming is determined.
이하 본 발명의 바람직한 실시예가 첨부도면들을 참조하여 상세히 설명될 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 16개의 직렬 연결된 메모리 쎌들 M1∼M16을 한 개의 낸드 쎌 유닛으로하며, 매 두 비트라인마다 한 개의 센스 앰프를 가지는 다수 상태 플래쉬의 어레이와 페이지 버퍼를 나타내는 도면이다.FIG. 1 is a diagram showing an array and a page buffer of a multi-state flash having 16 serially connected memory cells M1 to M16 as one NAND chip unit, and having one sense amplifier for every two bit lines.
상기 낸드 쎌 유닛 페이지 버퍼를 나타내는 도면이다. NC1은 제1선택트랜지스터 ST1의 소오스와 제2선택 트랜지스터 ST2의 드레인사이에 채널들이 직렬로 접속된 16개의 메모리 쎌들 M1∼M16로 구성되어 있다. 상기 낸드쎌 유닛 NC1의 상기 제1선택트랜지스터 ST1의 드레이는 비트라인 B/LO에 접속된다. 상기 낸드 쎌 유닛 NC1의 상기 제2선택트랜지스터 ST2의 소오스는 공통소오스라인 CSL에 접속된다.It is a figure which shows the said NAND number unit page buffer. The NC1 is composed of 16 memory cells M1 to M16 in which channels are connected in series between the source of the first select transistor ST1 and the drain of the second select transistor ST2. The drain of the first select transistor ST1 of the NAND array unit NC1 is connected to a bit line B / LO. The source of the second select transistor ST2 of the NAND transistor unit NC1 is connected to the common source line CSL.
또한 낸드 쎌 유닛 NC2도 상기 낸드 쎌 유닛 NC1과 동일한 회로도로 구성된다. 상기 낸드 쎌 유닛들 NC1, NC2과 접속된 공통소오스라인 CSL은 상기 비트라인들 및 워드라인들과 절연된다. 상기 제1선택트랜지스터들 ST1의 게이트들, 메모리쎌들 M1∼M16의 제어게이트들 및 제2선택트랜지스터들 ST2의 게이트들은 제1선택라인 SSL, 워드라인들 W/L1∼W/L16 및 제2선택라인 GSL과 각각 접속된다. 그리고 상기 페이지버퍼는 트랜지스터들 T1∼T15과, 전송게이트들 G2, G3과, 데이터 래치들 G1, G4로 구성된다The NAND shock unit NC2 is also configured with the same circuit diagram as the NAND shock unit NC1. The common source line CSL connected to the NAND pin units NC1 and NC2 is insulated from the bit lines and word lines. Gates of the first selection transistors ST1, control gates of the memory cells M1 to M16, and gates of the second selection transistors ST2 may include a first selection line SSL, word lines W / L1 to W / L16, and a second gate. It is connected to the selection line GSL, respectively. The page buffer is composed of transistors T1 to T15, transfer gates G2 and G3, and data latches G1 and G4.
상기 각 구성부중 잘 알려진 공지의 구성부는 본 발명의 특징을 흐리지 않기 위하여 설명을 생략하고, 본 발명의 특징인 프로그램방법을 중심으로 동작을 살펴볼 것이다.The well-known components of the above components are omitted from the description so as not to obscure the features of the present invention, and the operation will be described based on the program method which is a feature of the present invention.
한편, 프로그램 동작을 살펴보면, 상기 16개의 워드라인들 W/L1∼W/L16과 두 비트라인을 코딩하기 위해서는 5개의 어드레스가 필요하며 이는 열 선택 어드레스에 의해 선택된다. 이때, 한 개의 낸드 쎌 유닛내에서 프로그램이 되는 순서가 정해지지 않을 경우 비 선택된 쎌들의 문턱전압 Vth 분포에 따라 읽혀지는 데이터가 달라질수 있다. 예를들어, 위드라인 W/L0이 선택되어 메모리 쎌 M1을 독출(Read)하는 경우 나머지 워드라인들 W/L1∼W/L15과 접속된 메모리 쎌들 M2∼M16의 문턱전압 Vth이 전부 소거된 상태인 -3V정도 일때와 전부 프로그램된 상태인 2V이상인 경우 비 선택 쎌들에 의한 온저항 값이 달라지게 되며, 이는 상기 메모리 쎌 M1의 소오스 준위를 다르게 하는 요인이 된다. 따라서 상기 메모리 쎌 M1의 기판효과(Body effect)는 비 선택 쎌들 M2∼M16의 문턱전압 Vth에 의해 각기 다른 값을 가지게 되어 동일한 메모리 쎌 M1의 문턱전압 Vth에 대해서 비 선택 쎌 M2∼M16의 데이터 패턴에 의해 다른 문턱전압 Vth값으로 인식하게 된다. 이러한 효과는 다수 상태 메모리의 경우 더욱 심각한 결과를 가져올 수 있다. 이는 다수 상태 메모리의 경우 정상적인 플래쉬 메모리에 비해 상태와 상태사이의 마진이 적은데 기인한다. 상기의 기판 효과에 의한 효과를 줄이는 한가지 방법은 낸드 쎌 유닛내에서의 프로그램 순서를 정하는 것으로, 제1도의 경우 공통소오스라인 CSL에 인접한 메머리 쎌 M16로부터 낸드 쎌 유닛 선택라인 SSL에 인접한 메모리 쎌 M1로 프로그램을 진행하는 방식이다. 이렇게 순서가 정해지게 되면 프로그램과 이후 전행되는 검증과정에서 기판효과가 고려된 문턱전압 Vth값으로 프로그램이 패스되므로 기판효과는 무시할 수 있게 된다. 이는 트렌지스터의 기판효과가 드레인단의 저항보다는 소오스단의 저항성분에 기인하기 때문이다.On the other hand, referring to the program operation, five addresses are required to code the 16 word lines W / L1 to W / L16 and two bit lines, which are selected by column selection addresses. In this case, when the order of programming in one NAND chip unit is not determined, the data read may vary according to the threshold voltage Vth distribution of the non-selected chips. For example, when the Weed line W / L0 is selected to read the memory X M1, the threshold voltage Vth of the memory words M2 to M16 connected to the remaining word lines W / L1 to W / L15 is completely erased. In the case of about -3V or more than 2V in the fully programmed state, the on-resistance value due to the non-selection pins is changed, which causes a different source level of the memory cell M1. Therefore, the substrate effect of the memory X M1 has a different value depending on the threshold voltage Vth of the non-selected knots M2 to M16, and thus the data pattern of the non-selected M2 to M16 for the threshold voltage Vth of the same memory X M1 It is recognized as a different threshold voltage Vth value by. This effect can have more serious consequences for multi-state memory. This is due to the fact that the multi-state memory has a smaller margin between states than the normal flash memory. One way to reduce the effects of the above substrate effects is to define the program order within the NAND chip unit. In FIG. 1, the memory X M1 adjacent to the NAND chip unit selection line SSL from the memory M16 adjacent to the common source line CSL. This is how the program proceeds. In this order, since the program passes through the threshold voltage Vth value considering the substrate effect in the program and subsequent verification process, the substrate effect can be ignored. This is because the substrate effect of the transistor is due to the resistance of the source terminal rather than the resistance of the drain terminal.
또한, 프로그램시 메모리 쎌에 가해지는 상기의 두가지 스트레스인 Vpgm 스트레스와 Vpass 스트레스를 줄이는 방법으로 프로그램전압 Vpgm(통상 14∼19V)이 인가되는 메모리 쎌의 양쪽 메모리 쎌의 게이트를 통상의 패스전압 Vpass(8V∼9V)보다 낮은 전압(예를들면 2∼3V)으로 인가하여 선택된 메모리 쎌의 채널 포텐샬(potential)이 양단의 메모리 쎌을 통하여 비 선택된 쎌들의 채널 포텐샬과 세어링(Sharing)되는 것을 줄임으로써 Vpgm 스트레스를 줄이는 로칼 쎌프 부스팅을 사용할수 있다. 이에 대한 상세한 동작은 1995년 3월 30일에 출원된 한국특허출원번호 제95-7532에 개시되어 있다.In addition, the gates of both memory banks of the memory bank to which the program voltage Vpgm (typically 14 to 19V) is applied to reduce the two stresses, Vpgm stress and Vpass stress applied to the memory bank at the time of programming, are used for the normal pass voltage Vpass ( By applying a voltage lower than 8V to 9V (e.g., 2 to 3V) to reduce the channel potential of the selected memory pins and the channel potential of the unselected pins through the memory pins of both ends. You can use local pump boosting to reduce Vpgm stress. Detailed operation thereof is disclosed in Korean Patent Application No. 95-7532 filed on March 30, 1995.
상기 다수 상태 플래쉬 메모리에서는 상기의 스트레스 문제가 정상적인 플래쉬 메모리에 비해 더욱 심각하게 작용하므로 상기의 로칼 쎌프 부스팅이 더욱 필요하다. 이때 두 비트라인당 한 개의 페이지 버퍼를 공유하는 제1도를 예로들면, 프로그램이 진행되는 순서는 어드레스 디코딩 방법에 따라 제2도와 제4도의 방법으로 나눌수 있다.In the multi-state flash memory, since the stress problem is more serious than the normal flash memory, the local pump boost is further required. For example, in FIG. 1, in which one page buffer is shared for two bit lines, the order in which the programs are performed may be divided into the methods of FIGS. 2 and 4 according to the address decoding method.
제2도에 도시된 프로그램 방법은 두 비트라인 중 한 비트라인을 선택하기위한 어드레스를 낸드 쎌 유닛 선택 어드레스의 최상위 비트(MSB) 어드레스를 이용하는 경우이고, 제4도에 도시된 프로그램 방법에 있어서는 낸드 쎌 유닛 선택 어드레스의 최하위비트(LSB) 어드레스를 이용하는 경우이다. 만일 제2도와 같은 방식으로 프로그램을 진행하면 다음과 같은 문제점이 있을 수 있다.The program method shown in FIG. 2 is a case of using the most significant bit (MSB) address of a NAND unit selection address for an address for selecting one of the two bit lines, and in the program method shown in FIG. This is the case where the least significant bit (LSB) address of the unit selection address is used. If the program is run in the same manner as in FIG. 2, the following problems may occur.
상기 로칼 쎌프 부스팅에서의 최악의 경우는 제3도에서 보듯이 워드라인 W/L0에 연결된 메모리 쎌 M1이 프로그램되고 나머지는 소거된 상태에서 프로그램전압 Vpgm이 인가되는 메모리 쎌이 아래에 존재하게 되면 최상위의 오프메모리 쎌에 의해 프로그램이 시작되기전 낸드 낸드 쎌 유닛을 VCC - Vth로 차이징 할수 없으므로 패스전압 Vpass이 인가될 때 쎌프 부스팅되는 채널의 시작 전압이 낮아져 프로그램전압 Vpgm이 인가되는 메모리 쎌 양단의 메모리 쎌이 차단(Shut off)이 잘 되지않는다. 따라서, 프로그램 방지될 메모리 쎌의 채널 포텐샬이 충분히 높지 못하여 Vpgm 스트레스를 받아 이미 프로그램된 메모리 쎌의 문턱전압 Vth이 이동하게 된다.In the worst case of the local pump boost, as shown in FIG. 3, when the memory 쎌 M1 connected to the word line W / L0 is programmed and the rest is erased, the memory 쎌 to which the program voltage Vpgm is applied is present at the bottom. Because the NAND NAND unit cannot be charged to VCC-Vth before the program is started due to the off memory 쎌 of the program, when the pass voltage Vpass is applied, the start voltage of the channel boosted by the pump is lowered, so that the program voltage Vpgm is applied to both ends of the memory 되는. Memory shut down is not working well. Therefore, the channel potential of the memory chip to be program-protected is not sufficiently high, and the threshold voltage Vth of the memory chip already programmed is shifted under Vpgm stress.
따라서, 제2도와 같은 방법의 프로그램 진행이 이루어지면 짝수번째 비트라인 B/L0의 프로그램후 홀수번째 비트라인 B/L1의 프로그램이 진행될 때 상기 로칼 쎌프 부스팅의 최악의 경우가 발생한다.Therefore, if the program proceeds as shown in FIG. 2, the worst case of the local pump boost occurs when the program of the even-numbered bit line B / L0 is performed after the program of the even-numbered bit line B / L0.
그러나, 로칼 쎌프 부스팅에 적합한 예를 보인 제4도에서 보듯이 비트라인 선택을 위한 어드레스를 낸드 쎌 유닛 선택 어드레스의 최하위 비트(LSB) 어드레스를 이용할 경우 프로그램되는 순서는 도면에서 보듯이 지그재그 형태로 진행되게 된다. 이때 프로그램전압 Vpgm이 인가되는 쎌의 위쪽은 항상 온쎌이므로 VCC - Vth로 차이징된 상태에서 프로그램이 시작되므로 상술한 로칼 쎌프 부스팅의 최악의 경우는 발생하지 않는다.However, when using the least significant bit (LSB) address of the NAND pin unit selection address as shown in Fig. 4 showing an example suitable for local pump boosting, the programming sequence proceeds in a zigzag form as shown in the drawing. Will be. At this time, since the upper part of the voltage to which the program voltage Vpgm is applied is always on, the program starts in the state charged to VCC-Vth, so the worst case of the above-mentioned local pump boosting does not occur.
상기한 바와 같이 본 발명에 따르면, 낸드구조의 메모리 쎌을 통해 프로그램할시 문턱전압의 변동을 방지할 수 있는 할 수 있는 효과가 있다. 또한 데이터의 보존능력을 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, it is possible to prevent the variation of the threshold voltage when programming through the memory N of the NAND structure. It also has the effect of improving the preservation of data.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
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