KR100205448B1 - Semiconductor memory with a flag for indicating test mode - Google Patents

Abstract

정상 동작 모드와 특별 동작 모드(즉, 특별 테스트 모드)를 가진 집적 회로가 개시되어 있다. 특별 테스트 모드는, 어느 단자에 단일의 과전압 출현에 의해서 동작되기보다는, 복수의 과전압 출현과 같은 일련의 신호에 의해서 동작됨으로써, 잡음이나 회로에 대한 전력 강하 및 전력 상승등으로 인하여 비의도적으로 특별 테스트 모드에 진입할 가능성은 감소된다. 하나의 특별 테스트 모드를 동작시키기 위한 본 발명의 회로는 일련의 D-플립플롭을 포함하는데, 이들의 각각은 다른 단자에 인가되는 특정 논리 레벨과 함께 과전압 조건의 검출시에 클럭킹되며, 복수의 특별 테스트 모드를 동작시키고자 하는 경우에는 복수의 플립플롭 시리즈를 설치하면 된다. 다른 하나의 특징으로서, 회로의 전력 상승 기간에 상기 테스트 모드에의 진입을 폐쇄하는 전력-온 리세트 회로가 설치되어 있다. 테스트 모드의 진입에 관한 승인은 출력 단자에서 "저"임피던스가 나타나는 것에 의해 이루어지며, 이 동안에 회로는 동작되지 않는다. 회로의 칩 동작 상태에서는 회로는 테스트 모드에서 벗어나게 된다. 일단 테스트 모드에 진입한 상태에서는, 회로 출력 동작 단자는 칩 동작 기능을 제공할 수 있게 된다.An integrated circuit having a normal operating mode and a special operating mode (ie, a special test mode) is disclosed. The special test mode is operated by a series of signals, such as the appearance of multiple overvoltages, rather than by a single overvoltage appearance at any terminal, thereby unintentionally special testing due to noise or power drop and power up to the circuit. The likelihood of entering the mode is reduced. The circuit of the present invention for operating one special test mode comprises a series of D-flip flops, each of which is clocked upon detection of an overvoltage condition with a particular logic level applied to the other terminal, If you want to run the test mode, you can install multiple flip-flop series. As another feature, a power-on reset circuit is provided which closes the entry into the test mode in the power-up period of the circuit. The acknowledgment of entering test mode is made by the appearance of a "low" impedance at the output terminals, during which the circuit is not operated. In the chip operating state of the circuit, the circuit is taken out of the test mode. Once in the test mode, the circuit output operation terminals can provide chip operation functions.

Description

테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리Semiconductor memory with flags to indicate test mode

제1도는 본 발명의 실시예를 포함하는 메모리 소자의 블럭도.1 is a block diagram of a memory device including an embodiment of the present invention.

제2a도는 제1도의 메모리 소자내의 테스트 모드 동작 회로를 나타낸 블록도.FIG. 2A is a block diagram showing a test mode operation circuit in the memory device of FIG.

제2b도 및 제2c도는 제1도의 테스트 모드 동작 회로의 다른 실시예를 나타낸 블럭도.2B and 2C are block diagrams showing another embodiment of the test mode operation circuit of FIG.

제3도는 제2a도의 테스트 모드 동작 회로 내부의 과전압 검출회로를 나타낸 계략적 회로도.FIG. 3 is a schematic circuit diagram showing an overvoltage detection circuit inside the test mode operation circuit of FIG. 2A.

제4a도는 제2a도의 테스트 모드 동작 회로 내에 사용될 수 있는 그 안에 내부 리세트 회로를 포함한 전력-온 리세트 회로(power-on reset circuit)의 제1실시예를 나타낸 개략적 회로도.4A is a schematic circuit diagram illustrating a first embodiment of a power-on reset circuit including an internal reset circuit therein that can be used in the test mode operating circuit of FIG. 2A.

제4b도 및 제4c도는 제4a도의 전력-온 리세트 회로에 포함되는 내부 리세트 회로의 다른 실시예를 나타낸 개략적 회로도.4B and 4C are schematic circuit diagrams illustrating another embodiment of an internal reset circuit included in the power-on reset circuit of FIG. 4A.

제5a도는 제2a도의 테스트 모드 동작 회로내의 평가 논리부를 나타낸 개략적 회로도.FIG. 5A is a schematic circuit diagram showing evaluation logic in the test mode operation circuit of FIG. 2A; FIG.

제5b도, 제5c도 및 제5d도는 제2a도의 테스트 모드 동작 회로내의 평가 논리부의 다른 실시예를 나타낸 개략적 회로도.5B, 5C, and 5D are schematic circuit diagrams illustrating another embodiment of the evaluation logic unit in the test mode operation circuit of FIG. 2A.

제6도는 제2a도의 테스트 모드 동작 회로내에 사용되는 D-플립플롭을 나타낸 개략적 회로도.FIG. 6 is a schematic circuit diagram showing a D-flip-flop used in the test mode operating circuit of FIG. 2a.

제7도는 제8도 및 제9도는 제1도에 도시된 메모리 소자에 사용되는 제2a도의 테스트 모드 동작회로의 동작을 설명하기 위한 타이밍도.FIG. 7 is a timing diagram for explaining the operation of the test mode operation circuit of FIG. 2A used in the memory element shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 메모리 10 : 메모리 어레이1: memory 10: memory array

11 : 어드레스 버퍼 12 : 서브 어레이11: address buffer 12: sub array

14 : 행 디코더 15 : 버스14: row decoder 15: bus

16 : 입/출력회로 및 열 디코더 17 : 제어 라인16 input / output circuit and column decoder 17 control line

18 : 국부 테이터 라인 20 : 출력 테이터 버스18: local data line 20: output data bus

22 : 출력 버퍼 28 : 병렬 테스트 회로22: output buffer 28: parallel test circuit

29 : 테스트 모드 동작 회로 30, 30a : 평가논리부29: test mode operation circuit 30, 30a: evaluation logic section

32 : 과전압 검출부 34 : 입력 버퍼32: overvoltage detector 34: input buffer

40 : 전력-온 리세트 회로 42 : 래치 회로40: power-on reset circuit 42: latch circuit

48 : 타임 스위치 60, 60a, 60b : 리세트 회로48: time switch 60, 60a, 60b: reset circuit

90, 92 : 플립플롭 110 : 드라이버(driver)90, 92: flip-flop 110: driver

본 발명은 반도체 메모리 분야에 관한 것으로, 특히 상기한 메모리에 있어서 특별 테스트 모드에의 진입에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor memory, and in particular, to entry into a special test mode in the above memory.

최근의 고집적 메모리, 예컨데 2²⁰비트(1 메가 비트)이상의 등속도호출 메모리에 있어서는, 메모리의 기능과 모든 비트의 타이밍을 테스트하는데 소요되는 시간과 장비가 제조원가의 상당한 부분을 차지하고 있다. 따라서 상기한 바와같은 테스트에 소요되는 시간이 늘어나게 되며, 제조원가도 상승하게 된다. 이와 마찬가지로, 메모리 테스트에 소요되는 시간이 줄어들게 되면, 메모리의 제조원가도 역시 줄어들게 된다. 대체로, 메모리 장치의 생산은 대량으로 행하여지기 때문에, 생산되는 메모리 장치의 막대한 양을 고려해 볼 때 각 메모리 장치에 관하여 단 몇초만를 절약하더라도 상당한 원가 감소 및 자본 투입의 방지의 결과를 얻을 수 있다.In today's highly integrated memories, such as 2 ^20- bit (1 megabit) or more constant speed calling memories, the time and equipment required to test the memory's function and timing of all the bits are a significant part of the manufacturing cost. Therefore, the time required for the test as described above is increased, and the manufacturing cost is increased. Likewise, if the time required for memory testing is reduced, the manufacturing cost of the memory is also reduced. In general, since the production of memory devices is performed in large quantities, considering the enormous amount of memory devices to be produced, saving only a few seconds for each memory device can result in significant cost reduction and prevention of capital input.

등속도호출 메모리(RAM)는 메모리내의 각 비트에 대한 데이터의 기록 및 판독의 필요성에 기인하여, 더우기 RAM 은 패턴 감도로 인한 빈번한 고장을 일으키는 점에 기인하여, 상당한 테스트 비용을 필요로하고 있다. 패턴 감도의 고장 발생은, 저장데이터 상태를 보존하는 비트의 능력이 그 기억된 데이터 상태에 의존할 뿐만 아니라 측정 대상인 특정 비트에 물리적으로 인접한 비트에 대한 작용에 의존하고 있다는 점에서 기인하고 있다. 이로 인하여, RAM에 관한 테스트 시간은 그집적도(즉, 저장에 활용될 수 있는 비트 갯수)에 대하여 선형적인 관계를 갖게 될뿐만 아니라, 몇몇 패턴 감도의 테스트 시간은 비트 갯수의 제곱(또는 3/2 역승 )에 함수 관계를 갖는다. 분명한 것은 RAM 장치의 집적도가 증가됨(대개는 전세대에서 차세대로 넘어감에 따라 4배로 증가됨)에 따라, 생산 공정에 있어서, 각 RAM 장치의 개개의 비트를 테스트 하는데 소요되는 시간은 급속한 비율로 증가하고 있다.Constant speed call memory (RAM) requires significant test costs due to the need to write and read data for each bit in the memory, and furthermore to the RAM causing frequent failures due to pattern sensitivity. The failure of the pattern sensitivity is due to the fact that the ability of a bit to preserve a stored data state depends not only on its stored data state, but also on the action of a bit physically adjacent to a particular bit being measured. Because of this, the test time for RAM is not only linearly related to its density (i.e., the number of bits that can be used for storage), but the test time for some pattern sensitivity is the square of the number of bits (or 3/2). Has a functional relationship Obviously, as the density of RAM devices increases (usually four times as they move from previous generation to the next generation), in production processes, the time taken to test each bit of each RAM device increases at a rapid rate. have.

한편, 상기한 메모리 칩 이외에도, 많은 기타의 집적회로는 자체적으로 칩상의 메모리를 활용하고 있다. 이러한 집적회로의 실례로는, 최근의 마이크로프로세서 및 마이크로컴퓨터 그리고 매몰형 메모리를 내장한 게이트 어레이와 같은 주문 소자등을 들 수 있다. 이러한 제품을 생산함에 있어서는, 그 메모리 부분의 테스트에 소요되는 시간과 장비를 포함하여, 상기한 바와같은 원가상의 압박을 받고 있다.On the other hand, in addition to the above-described memory chip, many other integrated circuits utilize the on-chip memory on their own. Examples of such integrated circuits include modern microprocessors and microcomputers and custom devices such as gate arrays with embedded memory. In producing such products, there are cost pressures as described above, including the time and equipment required to test the memory portion.

RAM 과 같은 반도체 메모리의 테스트에 소요되는 시간과 장비를 감소시키기 위해 종래에 사용되어온 해결책은 "특별 테스트 모드 "를 이용하는 방안이 있는데, 이 모드에서 메모리는 그의 정상동작과는 다른 특별 동작에 진입하도록 되어 있다. 이와 같은 테스트 모드하에서의 메모리의 동작은 그의 정상 동작과는 상당한 차이를 가지고 있는바, 예컨데 내부 테스팅 동작은 동작상의 제한 요소에 구속받지 않고 실행될 수 있다.A conventional solution to reduce the time and equipment required for testing semiconductor memory, such as RAM, is to use a "special test mode", in which the memory enters a special operation different from its normal operation. It is. The operation of the memory under such a test mode has a considerable difference from its normal operation, for example, the internal testing operation can be executed without being restricted by the operational limitations.

특별 테스트 모드의 일정상예로는 내부적 "병렬"(즉, 병렬 비트)테스트 모드를 들 수 있다. 종래의 병렬 테스트 모드는 단일 주기내에 하나 이상의 메모리 장소에 대한 호출을 가능하게 하며, 여기서는 공통의 데이터가 복수의 메모리 장소에 동시적으로 기록 및 판독될 수 있게 된다. 복수의 입/출력 단자를 가진 메모리에 있어서는, 병렬 테스트 동작을 수행하기 위해서, 상기한 테스트 모드하에서 개개의 입/출력 단자에 대하여 복수 비트들이 호출되도록 되어 있다. 물론, 이러한 병렬 테스트 모드는 정상 동작시에 활용되지 않게 되는데, 그 이유는 메모리의 모든 용량을 활용하기 위해서는 사용자가 각각의 비트를 심지어 독립적으로 호출할 수 있어야 하기 때문이다. 그러한 병렬 테스팅의 실행을 바람직하게는 각각의 주기에 호출되는 복수 비트들이 서로 물리적으로 분리된 상태로 행하여지므로, 동시적으로 호출되는 비트간의 태턴 감도의 상호 작용은 거의 발생되지 않는다. 이러한 병렬 테스팅에 관한 설명은 IEEE Journal of Solid-State Circuits, Vol. SC-21, No 5(Oct. 1986), 페이지 635-642에 McAdams 외 수인이 기고한 "A 1-Mbit CMOS Dynamic RAM With Design-For-Test Functions"에서 볼 수 있다.An example of a special test mode is an internal "parallel" (ie, parallel bit) test mode. Conventional parallel test mode allows for calls to one or more memory locations in a single period, where common data can be simultaneously written and read to multiple memory locations. In a memory having a plurality of input / output terminals, in order to perform a parallel test operation, a plurality of bits are called for individual input / output terminals under the above test mode. Of course, this parallel test mode will not be utilized during normal operation because the user must be able to call each bit even independently to take advantage of the full capacity of the memory. Since the execution of such parallel testing is preferably performed in a state in which a plurality of bits called in each period are physically separated from each other, the interaction of the taton sensitivity between the simultaneously called bits is hardly generated. This parallel testing is described in IEEE Journal of Solid-State Circuits, Vol. See "A 1-Mbit CMOS Dynamic RAM With Design-For-Test Functions," by McAdams et al., SC-21, No 5 (Oct. 1986), pages 635-642.

특정 메모리에 대해서는 기타의 특별 테스트 모드를 활용할 수 있다. 이러한 모드에서 실행될 수 있는 테스트의 실례로는, 메모리 셀의 데이터 보유 시간에 관한 테스트와, 메모리내의 특정 회로(예컨데 디코더나 감지 앰프등)의 테스트와, 회로의 일정 부분에 대하여 장치의 속성 [예컨대, 메모리가 동작 가능한 용장성 행 또는 열을 구비하고 있는지의 여부] 을 판정하기 위하여 행하는 질문등을 들 수 있다. 위에서 인용한 McAdams씨 등의 논문은 이와같은 특별 테스트 기능외에 기타의 특별 테스트 기능을 설명하고 있다.Other special test modes can be used for specific memories. Examples of tests that can be run in this mode include testing the memory cell's data retention time, testing certain circuits in the memory (e.g. decoders or sense amplifiers), and testing device properties [e.g., , A question to be asked to determine whether or not the memory has an operable redundant row or column. The paper cited above by McAdams et al. Describes other special test features in addition to these special test features.

물론, 메모리 장치가 상기한 바와같은 특별 테스트 모드하에 있을때에는, 이메모리 장치는 완전히 등속도로 호출할 수 있는 메모리로서 동작하지는 않는다. 예컨데 시스탬내에 그와같은 테스트 모드가 설정되어 있는 경우에 있어서, 실수로 인해 메모리가 어느 하나의 특별 테스트 모드로 되면, 그러한 메모리에서 기대할 수 있는 데이터의 저장 및 인출은 얻을 수 없게 된다. 예를들어, 병렬 테스트 모드에 있을 때, 메모리는 복수의 메모리 장소에 동일한 상태를 기록하게 된다. 따라서, 병렬 테스트 모드에서 어느 하나의 어드레스가 주어지면, 메모리는 단지 저장 데이터 상태에만 의존하는 것이 아니라 병렬 비교 동작의 결과에도 의존하는 데이터 상태를 출력하게 되어 있다. 더우기, 병렬 테스트 모드에서는 데이터가 기록 및 판독될 수 있는 상호 독립된 메모리 장소의 갯수를 필연적으로 감소시키도록 되어 있는바, 그 까닭은 4개 또는 그 이하의 메모리 장소가 동시에 호출되고 있기 때문이다. 따라서, 특별 테스트 모드의 동작은, 부주의에 의해 또는 비의도적으로 특별 테스트 모드에의 진입이 일어날 기회가 극소화 되도록 하는 방향으로, 실행되게 하는 것이 중요하다.Of course, when the memory device is under a special test mode as described above, the memory device does not operate as a memory that can be called at a completely constant speed. For example, in the case where such a test mode is set in the system, if the memory goes into any one special test mode due to a mistake, the storage and retrieval of data expected from such a memory cannot be obtained. For example, when in parallel test mode, the memory will write the same state to multiple memory locations. Thus, given any one address in the parallel test mode, the memory outputs a data state that depends not only on the stored data state but also on the result of the parallel compare operation. Moreover, in parallel test mode it is inevitable to reduce the number of mutually independent memory locations where data can be written and read, since four or fewer memory locations are being called simultaneously. Therefore, it is important to ensure that the operation of the special test mode is executed in such a way as to minimize the chance of inadvertent or inadvertent entry into the special test mode.

특별 테스트 모드에의 진입을 위한 종래의 기법은 원하는 동작을 나타내는 특별 단자를 사용하는 것을 포함하고 있다. 테스트 모드에의 진입을 간단한 종래 기술은 미국 특허 제4,654,849호에 기재된 바와같이, 정상 동작 모드 혹은 특별 테스트 모드(예컨대 병렬 테스트 모드)를 선택하기 위하여 주어진 단자에 "고"또는 "저"논리 레벨을 부여하는 것이다. 상기한 바와같은 주어진 단자를 이용하여 테스트 모드에 진입하는 다른 방안은 IEEE Journal of Solid-State Circuits, Vol. 23, No, 1,(Fed, 1988)페이지. 53-58에 Shimada의 수인이 기고한 "A 46-ns1-Mbit CMOS RAM"에 개시되어 있는데, 여기서는 기록 동작을 수행하면서 주어진 제어 난자에 "고"전압을 인가하여 테스트 모드를 동작시키도록 되어 있다. 이러한 종래 기술은 비교적 단순하지만, 정상 메모리 동작에 필요한 단자외에도 부가적인 단자를 필요로 하고 있다. 이와같은 부가적인 단자는 메모리를 웨이퍼 형태에서 시험하는 과정에서 사용될 수 있는 것이지만, 패키지 과정을 경유한 다음에 있어서 역시 특별 테스트 모드를 이용하는 과정에서는 마찬가지로 상당한 테스트 시간이 소요된다. 패키지 시험에 있어서 주어진 테스트 동작 단자를 사용하는 상기한 방법을 채용하기 위해서는, 패키지에 이러한 기능을 위한 핀이나 기타 외부 단자를 설치해야 할 필요가 있음은 물론이다. 그런데, 시스템 설계자는 회로의 패키지를 가능한 한 작게하고 아울러 회로의 접속을 가능한 한 축소시키는 것을 희망하고 있기 때문에, 테스트 모드의 진입을 위하여 주어진 핀을 사용하는 것은 바람직한 것이 못 된다. 또한, 테스트 모드의 진입을 위해 주어진 단자가 패키지 형태로 마련되어 있을 때에는, 메모리의 사용자는 상기 주어진 단자에 적절한 전압을 가해주어 시스탬 사용도중에 원치않은 테스트 모드의 진입을 방지하도록 주의를 기울이지 않으면 안된다.Conventional techniques for entering a special test mode include using special terminals that exhibit the desired behavior. The prior art, which simplifies the entry into the test mode, provides a "high" or "low" logic level at a given terminal to select normal operation mode or special test mode (e.g. parallel test mode), as described in US Pat. No. 4,654,849. To grant. Another way to enter test mode using a given terminal as described above is described in IEEE Journal of Solid-State Circuits, Vol. 23, No, 1, (Fed, 1988). It is disclosed in "A 46-ns1-Mbit CMOS RAM," published by Shimada's contemporaries at 53-58, where the test mode is operated by applying a "high" voltage to a given control egg while performing a write operation. . This prior art is relatively simple, but requires additional terminals in addition to those required for normal memory operation. These additional terminals can be used to test the memory in wafer form, but after the package process also takes a significant test time to use the special test mode. Of course, in order to employ the above method of using a given test operation terminal for package testing, it is of course necessary to install a pin or other external terminal for this function in the package. However, since system designers want to make the package of the circuit as small as possible and to reduce the connection of the circuit as much as possible, it is not desirable to use a given pin to enter the test mode. In addition, when a given terminal is provided in the form of a package for entry into a test mode, the user of the memory must be careful to apply an appropriate voltage to the given terminal to prevent unwanted entry into the test mode during system use.

특별 테스트 모드를 동작시키는 다른 방법으로는 정상동작 과정에서는 다른 용도로서 사용되는 하나 또는 그 이상의 단자에 과전압 신호를 사용하는 것이 있는데, 이러한 과전압은 미국특허 제4,654,849호 및 제4,860,259호(여기서는 어드레스 단자에 과전압을 이용하고 있음)에 기재된 바와같이, 테스트 모드가 동작되어야 함을 나타내는 것이다. 상기의 미국 특허 제4,860,259호는 또한, 열 어드레스 스트로브 단자에 과전압 조건이 인가된 후 연이어 위 단자의 전압이"저"논리 레벨로 하강하는 것에 응답하여, 동적 RAM 내에서 특별 테스트 모드를 동작시키는 방법을 개시하고 있다. 위에서 인용한 McAdams씨 등의 논문은, 클럭 입력핀에 과전압 조건이 인가된 상태에서 어드레스 입력에 대한 테스트 번호를 멀티플렉싱하는 과정을 포함한 테스트 모드 진입 방법을 개시하고 있는데, 어드레스 입력에 가해지는 테스트 번호는 복수의 특별 테스트 모드중의 어느 하나를 선택하는 것이다. 이와같은 과전압을 이용한 특별 테스트 모드의 동작 방법은 그의 부수적인 복잡성의 덕택으로 인하여, 테스트 모드를 동작시키기 위한 주어진 제어 단자를 이용하는 방법에 비하여, 부주의에 의한 특별 모드의 진입을 방지할 수 있는 또 하나의 안전 대책을 부가하게 되어 있다.Another method of operating the special test mode is to use an overvoltage signal on one or more terminals that are used for other purposes during normal operation. Such overvoltages are described in US Pat. Nos. 4,654,849 and 4,860,259 (here, Using an overvoltage), indicating that the test mode should be operated. U.S. Patent No. 4,860,259 also discloses a method of operating a special test mode in dynamic RAM in response to a voltage drop on the terminal subsequent to a "low" logic level after an overvoltage condition is applied to a column address strobe terminal. Is starting. McAdams et al. Cited above disclose a test mode entry method that includes multiplexing a test number for an address input while an overvoltage condition is applied to the clock input pin. Select one of the multiple special test modes. This method of operating the special test mode using the overvoltage is another incapable of preventing inadvertent entry into the special mode due to its additional complexity, compared to the method of using a given control terminal for operating the test mode. Safety measures are to be added.

그러나, 어느 하나의 단자에 과전압 신호를 이용하는 방법이라도, 상기한 단자가 정상동작중에 일정한 기능을 가지고 있는 경우에 있어서는, 여전히 부주의에 의해 또는 비의도적인 특별 테스트 모드의 진입의심지어 우려는 남아 있다. 이러한 현상은, 이미 전력이 상승된 장소에 메모리 장치가 설치되는, 소위 메모리의 "핫트 소켓트(hot socket)"삽입중에 발생될 수 있다. 메모리 장치가 물리적으로 전압에 접촉되는 방법에 따라서, 테스트 모드를 동작시키기 위한 과전압 인가 단자가 특정 전압으로 바이어스된 이후에 전원 단자가 특정 전압으로 바이어스될 가능성도 있다. 그러한 단자를 위해 종래에 사용되어온 과전압 검출 회로는 단자 전압과 전원전압(또는 기준 전압)을 비교하도록 되어 있다. 그러나, "핫트 소켓트(hot socket)"삽입 과정에서는, 상기한 단자가 단자 전압에 비교되는 전원 전압에 이르기 전에 특별 테스트 모드동작 전압에 이르게 되면, 상기의 단자 전압은 실제의 전원전압보다 크지 않더라도 특별 테스트 모드를 동작시킬 가능성을 가지고 있다. 따라서, 단자에 인가되는 과전압 신호에 의해 특별 테스트 모드가 동작되도록 된 경우라도, "핫트 소켓트(hot socket)"조건에 의해 특별 테스트 모드가 여전히 비의도적으로 동작될 수 있다.However, even when the overvoltage signal is used for either terminal, when the terminal has a certain function during normal operation, there is still a concern about inadvertent or unintentional entry into a special test mode. This phenomenon can occur during the so-called "hot socket" insertion of memory, in which the memory device is installed in a place where the power is already raised. Depending on how the memory device is physically in contact with the voltage, there is a possibility that the power supply terminal is biased to a specific voltage after the overvoltage applying terminal for operating the test mode is biased to a specific voltage. The overvoltage detection circuit conventionally used for such a terminal is adapted to compare the terminal voltage with the power supply voltage (or reference voltage). However, in the "hot socket" insertion process, if the terminal reaches the special test mode operating voltage before reaching the power supply voltage compared to the terminal voltage, the terminal voltage may be higher than the actual power supply voltage. Has the possibility to run a special test mode. Thus, even when the special test mode is to be operated by the overvoltage signal applied to the terminal, the special test mode can still be operated inadvertently by the "hot socket" condition.

한편, 전원 전압이 메모리 장치에 도달하는 시간에 앞서서, 테스트 모드 선택을 위한 과전압 인가 단자에, 시스템내의 과도 현상에 따른 전압이 가해지게 되면, 메모리 장치의 전력 상승 도중에 있어서 상기한 유사한 종류의 비의도적인 특별 테스트 모드의 동작 현상이 일어날 수도 있다.On the other hand, if the voltage according to the transient phenomenon in the system is applied to the overvoltage applying terminal for selecting the test mode, in advance of the time when the power supply voltage reaches the memory device, the similar kind of unintentional in the course of power up of the memory device Special test mode behavior may occur.

테스트 모드와 같은 특별 동작 모드는 비의도적으로 또는 우발적으로 진입될 가능성이 있기 때문에, '장치가 그러한 특별 동작 모드에 있음' 을 나타내는 장치 상태를 사용자에게 전송하게하는 것은 매우 유익하다. 이러한 전송이 없는 경우, 사용자는 장치가 특별 테스트 모드에 있는 사실을 알지 못한채, 오히려 장치가 정상 동작 모드에있는 것으로 착오하고 장치를 계속 동작시키게 될 수도 있다. 이러한 동작은 데이터의 손상을 가져올 수 있는바, 장치가 상술한 바와 같은 병렬 기록 및 판독 모드에 있는 경우에 있어서 입력 데이터가 복수의 메모리 장소에 기록되면 메모리에 미리 저장되어 있던 데이터가 손상된다. 만약 장치의 상태가 사용자에게 전송된다면, 사용자는 장치의 동작을 지속시키기에 앞서서 먼저 장치를 정상 동작 모드로 리세트시킬 수 있게 되므로, 상기한 바와같은 데이터의 손상은 예방되거나 적어도 최소화될 수 있다.Since a special mode of operation, such as a test mode, is likely to enter unintentionally or accidentally, it is very beneficial to have the user send a device status indicating that the device is in such a special mode of operation. In the absence of such a transmission, the user may be unaware that the device is in a special test mode, but may rather assume that the device is in normal operation mode and continue to operate the device. This operation can cause data corruption. If the input data is written to a plurality of memory locations when the apparatus is in the parallel write and read mode as described above, the data previously stored in the memory is damaged. If the status of the device is transmitted to the user, the user can reset the device to the normal mode of operation prior to continuing the operation of the device, so that corruption of data as described above can be prevented or at least minimized.

더우기, 상기한 바와 같은 전송은 메모리 장치의 생산자에게도 유익한 것이다. 만약 메모리 장치에 대한 제조 공정중의 테스트 과정에서 특별 테스트 모드의 테스트가 실패한 것으로 관측되면, 이는 메모리 장치에 대한 테스트가 실제로 실패하였음을 나타낼 수도 있고, 또는 메모리 장치에 관한 테스트 모드의 진입이 실패하였음을 나타낼 수 있다. 만약, 상기한 실패가 테스트 모드의 진입 실패로 인한 것이라면, 메모리 장치는 정상 동작 모드에서 수행되는 것과 같이 모든 테스트를 통과하여 모든 보증 사양을 충족시키는 것처럼 나타날 가능성이 있다. 이는 특히, 상술한 과전압 출현과 같은 비정규적 기술을 사용하여 메모리 장치를 테스트 모드로 한 경우이며, 상기한 비정규적 기술은 메모리 장치의 보증 동작 사양에 들어있지 않은 것이다. 따라서, 테스트 모드의 성공적인 진입에 관한 전송은 제조 공정에서의 테스트 정확도를 제고시켜 주는 결과를 가져오며, 결국 보증 사양에 속하는 계량된 제품을 만들 수 있게 한다.Moreover, such a transfer is advantageous for the producer of the memory device. If it is observed that a test of a special test mode has failed in the course of a test process for a memory device, this may indicate that the test for the memory device has actually failed, or the entry of the test mode for the memory device has failed. Can be represented. If the failure is due to a failure to enter the test mode, the memory device is likely to pass all tests and meet all warranty specifications as performed in the normal operating mode. This is particularly the case when the memory device is put into the test mode using an irregular technique such as the above-mentioned overvoltage appearance, which is not included in the guaranteed operation specification of the memory device. Thus, the transmission of successful entry into the test mode results in improved test accuracy in the manufacturing process, which in turn enables the production of metered products that fall within the warranty specification.

또한, 특히 메모리 장치에 있어서 패키지 단자의 최소화는 생산자와 사용자에게 다 같이 요망되는 사항이다. 따라서, 특별 테스트 모드의 상태에 관한 전송을 위해 부가적인 단자를 설치하는 것은 바람직하지 않다.In addition, the minimization of package terminals, especially in memory devices, is a requirement for both producers and users. Therefore, it is not desirable to install additional terminals for transmission regarding the state of the special test mode.

이에, 본 발명의 목적은, 특별 테스트 모드에서의 상태를 그의 단자에 전송할 수 있는 회로를 제공하는데 있다.It is therefore an object of the present invention to provide a circuit capable of transmitting a state in a special test mode to its terminal.

본 발명의 다른 목적은, 상기한 바와같은 전송을 위해 부가적인 단자를 필요로하지 않는 회로를 제공하는데 있다.Another object of the invention is to provide a circuit which does not require additional terminals for the transmission as described above.

본 발명의 또 다른 목적은, 특별 모드가 특별 테스트 모드로 되어 있는 상기한 회로 및 방법을 제공하는데 있다.It is still another object of the present invention to provide the above-described circuit and method in which the special mode is a special test mode.

본 발명은 정상 동작 모드와, 특별 테스트 모드와 같은 특별 동작 모드를 가진 메모리 장치에 구체화될 수 있다. 이 메모리 장치는 출력 동작 회로를 포함하고 있는데, 이출력 동작 회로는, 특별 테스트 모드하에서, 그의 칩 동작 닫자에 의해 메모리 장치가 동작되지 않은 경우와 같은 예기치 못한 조건에서 메모리 장치의 출력 버퍼를 동작기키게 되어 있다. 출력 버퍼가 동작되면, 출력 버퍼는 "고"임피던스 상태를 나타낼 것으로 예상되던 기간에, "저"임피던스 상태를 나타낸다. 이에 따라, 사용자는 출력 버퍼의 상태를 조회하여 특별 테스트 모드에서의 상태를 측정할 수 있게 된다.The present invention can be embodied in a memory device having a normal operation mode and a special operation mode such as a special test mode. The memory device includes an output operation circuit which, under special test mode, operates the output buffer of the memory device under unexpected conditions, such as when the memory device is not operated by its chip operation close. It is supposed to be tall. When the output buffer is operated, the output buffer exhibits a "low" impedance state in a period expected to exhibit a "high" impedance state. Accordingly, the user can query the state of the output buffer to measure the state in the special test mode.

이하 제1도를 참조하여 본 발명의 실시예를 포함한 직접 회로 메모리(1)의 블록도를 설명한다.Hereinafter, a block diagram of an integrated circuit memory 1 including an embodiment of the present invention will be described with reference to FIG.

메모리(1)는 예컨대 2²⁰또는 1,048,576개의 기억 장소(즉, 비트)를 가진 정적 등속도 메모리(SRAM)와 같은 집적회로 메모리이다. 이 실예에 있어서, 메모리(1)는 각각 8비트로 편성된 2¹⁷(즉, 128K)의 어드레스 가능한 장소로 구성되는 넓은 워드 메모리로 되어 있다. 따라서, 예를들어 판독 동작에 있어서는, 어느 하나의 메모리 장소를 호출할 때, 8개의 입/출력 단자(DQO - DQ7)에는 8개의 데이터 비트가 나타나게 된다. 또한, 이 실예에서, 메모리(1)는 1024행 X 1024열을 가진 어레이(10)을 포함하고 있는데, 여기서 각각의 통상적 메모리 동작에 있어서는 8개의 열이 호출된다.The memory 1 is, for example, an integrated circuit memory such as a static equal velocity memory (SRAM) having 2 ²⁰ or 1,048,576 storage locations (ie bits). In this example, the memory 1 is a wide word memory composed of 2 ¹⁷ (i.e., 128K) addressable locations each organized into 8 bits. Thus, for example, in a read operation, when calling any one memory location, eight data bits appear at eight input / output terminals DQO to DQ7. Also in this example, memory 1 includes an array 10 having 1024 rows by 1024 columns, where eight columns are called for each conventional memory operation.

제1도의 메모리(1)에서, 어레이(10)는 8개의 서브-어레이(12₀- 12₇)로 구분되어 있는데, 각각의 버스 어레이는 1024행 및 128열을 가지고 있다. 활성동작중의 소비 전력을 감소시키기 위하여 본 실시예에서는 전력이 공급될 서브-어레이(12)의 선택이 소정의 메모리 어드레스(즉, 3 비트의 열 어드레서)에 의해 결정됨에 따라 단 하나의 서브-어레이(12)만이 각각의 활성 주기중에 전혀 공급을 받도록 되어 있다. 따라서, 이하에서 자세히 설명하는 바와같이, 판독과 같은 정상 메모리 동작중에는, 호출된 메모리 장소의 8비트 모두가 동일 서브 어레이(12)내에 위치하게 된다.In a first separate memory 1, the array 10 has eight sub-arrays (12 ₀ - 12 ₇₎ there is separated by, and each bus has an array of 1024 rows and 128 columns. In order to reduce power consumption during active operation, in this embodiment only one sub is selected as the selection of the sub-array 12 to be powered is determined by a predetermined memory address (i.e., a 3-bit column addresser). Only the array 12 is intended to be supplied at all during each active cycle. Thus, as will be described in detail below, during normal memory operation such as reading, all eight bits of the called memory location are located in the same sub array 12.

메모리(1)는 특정된 메모리 어드레스를 명시하는데 필요한 17개의 어드레스 비트를 수신하기 위한 17개의 어드래스 단자(AO-A16)를 구비하고 있다. 종래의 방식에 있어서, 이들 17개의 어드레스 단자로부터의 신호는 어드레스 버퍼(11)에 의해 버퍼된다. 이러한 버퍼링 동작 이후 10개의 어드레스 단자(A7-A16)에 대응하는 신호는 행 디코더(14)에 입력됨으로써, 어레이(10)내의 1024개의 행중에서 버스(15)를 통하여 행 디코더(14)에 의해 전력 공급을 받게 될 하나의 행을 선택하게 된다. 나머지 7개의 어드레스 단자(A7-A6)에 대응하는 신호는 입/출력회로 및 열 디코더(16)에 입력됨으로써, 제어 라인(17)을 통해 하나의 서브 어레이(12)를 선택함과 아울러 열 어드레스 값에 따라 희망하는 열을 선택하게 된다. 어드레스 버퍼(11)로 부터 행 디코더(14)와 입/출력 회로부 및 열 디코더(16)으로 어드레스 값을 전송하기 위하여 단일 라인들이 지명되지만, 많은 종래의 메모리는 디코딩의 용이성을 위하여, 각각의 비트의 진값과 보수값을 모두 각각의 디코더로 전송하게 되어 있다.The memory 1 has 17 address terminals AO-A16 for receiving 17 address bits necessary to specify a specified memory address. In the conventional manner, signals from these 17 address terminals are buffered by the address buffer 11. After this buffering operation, signals corresponding to the ten address terminals A7-A16 are input to the row decoder 14, thereby being powered by the row decoder 14 via the bus 15 among 1024 rows in the array 10. You will select one row to be supplied. The signals corresponding to the remaining seven address terminals A7-A6 are inputted to the input / output circuit and the column decoder 16, thereby selecting one sub array 12 through the control line 17 and at the same time the column address. Depending on the value, you select the desired column. Although single lines are named to transfer address values from the address buffer 11 to the row decoder 14 and to the input / output circuitry and the column decoder 16, many conventional memories have respective bits for ease of decoding. The true and complement values of are sent to each decoder.

위에서 나타낸 바와 같이, 전력 소모를 감소시키기 위하여, 본 실시예에 따른 메모리(1)는 상기한 3개의 최상위 열 어드레스 비트에 따라 선택되는 단 하나의 서브-어레이(12)에 전력을 공급한다. 본 실시 예에서, 서브-어레이(12)내의 전력공급된 워드 라인의 이용을 제어하기 위하여 개개의 서브-어레이(12) 사이에는 리피터(repeater)(도시하지 않음)가 설치된다. 이리하여, 열 어드레스(특히 3개의 최상위 열 어드레스 비트)는 워드 라인의 이용을 제어하게 됨으로써, 선택된 서브어레이(12)내의 워드라인의 부분만이 메모리 동작 주기를 통하여 전력을 공급받게 되어 있다. 열디코더(16)는 또한 열 어드레스의 나머지 비트들의 값에 따라 선택된 256개열중에서 8개의 열을 선택하게 되어 있다.As indicated above, in order to reduce power consumption, the memory 1 according to the present embodiment supplies power to only one sub-array 12 selected according to the three most significant column address bits described above. In this embodiment, a repeater (not shown) is provided between the individual sub-arrays 12 to control the use of the powered word lines in the sub-arrays 12. Thus, the column address (particularly the three most significant column address bits) controls the use of the word line, so that only a portion of the word line in the selected subarray 12 is powered through the memory operation period. The column decoder 16 is also adapted to select eight columns from the 256 columns selected according to the values of the remaining bits of the column address.

본 실시예에서는 또한 활성 기간중의 전력소모를 감소시키기 위하여, 희망하는 메모리 비트와 관련된 서브어레이 내의 감지 증폭기(도시하지 않음)만이 전력을 공급 받도록 되어 있다. 이와같이 열 디코더(16)에 선택된 감지 증폭기들은 국부 데이터 라인(18)을 경유하며 입/출력 회로 및 열 디코더(16)와 연결되어지며, 이에 따라 어레이(10)내의 8개의 선택된 메모리 셀에 대하여 데이터의 판독 또는 기록 동작이 종래의 방법과 같은 과정을 통하여 수행될 수 있게 된다.In this embodiment also, in order to reduce power consumption during the active period, only sense amplifiers (not shown) in the subarrays associated with the desired memory bits are to be powered. The sense amplifiers selected in the column decoder 16 are thus connected to the input / output circuitry and the column decoder 16 via the local data line 18, thus providing data for the eight selected memory cells in the array 10. Read or write operation can be performed through the same process as in the conventional method.

물론, 많은 다른 구성의 메모리(1)를 본문에 설명되는 본 발명에 접속되어 사용될 수 있다. 그러한 다른 구성의 일례로는, 정상 동작시에 단 하나의 비트가 입력 또는 출력 되어지는 1 비트형 메로리가 있다. 그외의 다른 예로서는, 개개의 서브-어레이가 하나의 입/출력 단자에 각각 연관되어 있는 넓은 워드 메로리라든가, 혹은 정상 동작 과정에서 전체의 어레이가 전력을 공급받게 되는 메모리를 사용할 수도 있다. 상기한 바와 같이 DRAM, EPROM 및 매몰형 메모리와 같은 각기 고유의 구성을 가진 여타의 메모리도 본 발명으로 부터 혜택을 얻을 수 있다.Of course, many other configurations of memory 1 can be used in connection with the present invention described herein. An example of such another configuration is a 1-bit type memory in which only one bit is input or output in normal operation. As another example, it may be possible to use a wide word memory in which each sub-array is associated with one input / output terminal, or a memory in which the entire array is powered during normal operation. As mentioned above, other memories having their own configurations, such as DRAM, EPROM, and buried memory, may also benefit from the present invention.

아울러, 회로의 전기적 배치를 도시하는 본 발명의 실시예의 블럭도는 실제의 메모리(1)상의 회로의 물리적 배열 및 배치에 반드시 대응하는 것은 아니다. 메모리 칩 상의 서브-어레이(12)의 물리적 배열 및 배치는 제1도에 도시된 것에 대응하지 않을수도 있는데, 예컨데 8개의 서브-어레이(12)를 배치함에 있어서, 입/출력 회로 및 열 디코더(16)가 물리적으로 서브-어레이(12)들의 그릅사이에 위치하도록 하고, 마찬가지로 행 디코더(14)가 물리적으로 서브-어레이(12)들의 그룹 사이에 위치하도록 할 수 도 있다. 그러한 배열의 최적화는 본 기술분야에서 통상의 지식을 가진 자라면, 특정된 메모리의 설계 및 제조 공정을 위한 특별한 변수에 따라 결정될 수 있다.In addition, the block diagram of the embodiment of the present invention showing the electrical arrangement of the circuit does not necessarily correspond to the physical arrangement and arrangement of the circuit on the actual memory 1. The physical arrangement and placement of the sub-arrays 12 on the memory chip may not correspond to that shown in FIG. 1. For example, in arranging eight sub-arrays 12, input / output circuitry and column decoders ( 16 may be physically located between the groups of sub-arrays 12, and likewise, row decoder 14 may be physically located between groups of sub-arrays 12. FIG. Optimization of such an arrangement can be determined by one of ordinary skill in the art according to special variables for the design and fabrication process of the specified memory.

메모리(1)의 입/출력 회로부 및 열 디코더(16)사이의 테이터 전송을 제어하기 위한 회로가 역시 제1도에 개략적으로 도시되어 있다. 물론, 종래와 같은 방법으로 메모리(1)의 동작을 제어하는 여타의 회로를 메모리(1)에 조합시키는 경우가 있는데, 도면의 명료성을 위하여 위와 관련한 회로는 제1도에 도시하지 않았다. 본 실시예에서는 8비트의 크기로 이루어진 출력 데이터 버스(2))는 판독 동작시 입/출력 회로 및 열 디코더(16)에 의해 구동되어, 메묄 어드레스에 따라 호출된 메모리 장소의 데이터 상태를 지니게 된다. 출력 테이터 버스(20)의 각각의 라인은 비-반전 출력 버퍼(22)에 인가되며, 이 버퍼는 메모리(1)의 사양에 따른 전압 레벨 및 전류를 가진 정확한 데이터 상태로써 출력 단자(DQ)를 구동하게 된다. 각각의 출력 버퍼(22)는 AND 게이트(26)의 출력 라인(24)상의 신호에 의해 동작된다. 이리하여 라인(24)상의 신호는 출력 데이터 버스(20)의 논리 레벨이 출력 단자(DQ)에 나타나도록 하거나, 혹은 출력 버퍼(22)가 출력 단자(DQ)에 대하여 "고"임피던스 상태를 나타나도록 제어하게 된다.A circuit for controlling data transfer between the input / output circuitry of the memory 1 and the column decoder 16 is also schematically shown in FIG. Of course, there are cases where other circuits for controlling the operation of the memory 1 are combined with the memory 1 in the same manner as in the related art. For the sake of clarity, the above-mentioned circuit is not shown in FIG. In this embodiment, the output data bus 2 having an 8-bit size is driven by the input / output circuit and the column decoder 16 during the read operation, so as to have the data state of the memory location called according to the memory address. . Each line of output data bus 20 is applied to a non-inverting output buffer 22, which buffers the output terminal DQ with an accurate data state with voltage levels and currents according to the specifications of memory 1. To drive. Each output buffer 22 is operated by a signal on the output line 24 of the AND gate 26. Thus, the signal on line 24 causes the logic level of output data bus 20 to appear at output terminal DQ, or output buffer 22 exhibits a "high" impedance state with respect to output terminal DQ. Will be controlled.

본 실시예에서, AND 게이트(26)은 4개의 입력을 가지고 있다. AND 게이트(26)의 제1입력은 AND 게이트(25) 및 OR 게이트(33)를 통하여 칩 동작 신호를 수신한다. AND 게이트(25)는 반전 입력단자(E1)및 비-반전 입력단자(E2)로부터 신호를 수신하게 되며, 단자(E1)가 "로우"상태 그리고 단자(E2)가 "하이"상태로 됨에 따라 라인(CE)상에 나타나는 AND 게이트(25)의 출력은 "하이"논리 레벨로 된다. 라인(CE)상에 나타나는 AND 게이트(25)의 출력은 OR 게이트(33)의 제1입력 단자로 접속되며, 한편 OR 게이트(33)는 그의 제2입력 단자를 통하여 후술하는 테스트 모드 동작 회로(29)의 출력 라인(T)상의 신호를 수신하게 된다. 정상 동작 중에 라인(T)은 "로우"논리 레벨로 되므로, OR 게이트(33)는 AND 게이트(25)의 출력라인(CE)의 상태를 그대로 출력하게 된다. 따라서, 본 실예에서 OR 게이트(33)의 출력dms 칩 동작 신호에 상응하여 메모리(1)와 출력 버퍼(22)를 동작시키게 된다. 물론, 본 기술 분야에서 널리 알려진 바와같이, 상기한 칩 동작 신호는 대용(代用) 가능한 복수 동작 신호의 논리적 조합체로부터 발생될 수 있으며, 또한 본 기술분야의 몇몇 회로에서 관례적으로 사용되고 있는 단일 칩 동작 단자로부터 발생될 수도 있다.In this embodiment, the AND gate 26 has four inputs. The first input of the AND gate 26 receives the chip operating signal through the AND gate 25 and the OR gate 33. AND gate 25 receives signals from inverting input terminal E1 and non-inverting input terminal E2, as terminal E1 is in a "low" state and terminal E2 is in a "high" state. The output of the AND gate 25 appearing on the line CE is at the "high" logic level. The output of the AND gate 25 appearing on the line CE is connected to the first input terminal of the OR gate 33, while the OR gate 33 is connected to the test mode operation circuit (described below) through its second input terminal. A signal on the output line T of 29) is received. Since the line T is at the "low" logic level during normal operation, the OR gate 33 outputs the state of the output line CE of the AND gate 25 as it is. Therefore, in this embodiment, the memory 1 and the output buffer 22 are operated in response to the output dms chip operation signal of the OR gate 33. Of course, as is well known in the art, the above-described chip operation signal may be generated from a logical combination of a plurality of surrogate operation signals, and also a single chip operation that is customarily used in some circuits of the art. It may be generated from the terminal.

제1도에 도시된 바와같이 본 발명의 실시예에 따른 메모리(1)의 실시예에 있어서, 라인(CE)는 OR 게이트(19)의 일 입력 단자의 접속되어 있고, 이 OR 게이트의 출력은 입/출력 회로 및 열디코더(16)에 접속되어 그의 동작 및 불능을 제어하도록 되어 있다.In the embodiment of the memory 1 according to the embodiment of the present invention as shown in FIG. 1, the line CE is connected to one input terminal of the OR gate 19, and the output of this OR gate is It is connected to the input / output circuit and the column decoder 16 so as to control its operation and disabling.

여타의 기능 불럭도 상기와 유사한 방법으로 OR 게이트(19)를 경유한 칩 동작 단자(E1)(E2)의 신호에 의해 제어되는데, 제1도에서는 이러한 제어 동작을 수행하는 회로의 접속 상태를 도시의 간명성을 고려하여 나타내지 않있다. OR 게이트(19)의 다른 입력 단자는 AND게이트(21)의 출력을 수신하는 바, 상기의 AND게이트(21)의 일 입력단자에는 테스트 모드 동작 회로(29)의 출력라인(T)이 인가되며, 또한 상기의 AND게이트(21)의 다른 입력 단자에는 출력인 동작 단자(OE)가 인가되어 있다. 상기한 구성에 의하면, 이하에서 상술한 바와같이, 출력 동작 단자(OE)는 메모리(1)가 테스트 모드로 될때 칩응 동작시키는 기능을 제공한다.Other functional blocks are also controlled by the signals of the chip operating terminals E1 and E2 via the OR gate 19 in a similar manner to the above, in which FIG. 1 shows the connection state of a circuit which performs this control operation. It is not shown in consideration of simplicity. The other input terminal of the OR gate 19 receives the output of the AND gate 21, and the output line T of the test mode operation circuit 29 is applied to one input terminal of the AND gate 21. Moreover, the operation terminal OE which is an output is applied to the other input terminal of the AND gate 21 mentioned above. According to the above configuration, as described above, the output operation terminal OE provides a function of operating in response to the chip when the memory 1 is put into the test mode.

AND 게이트(26)의 제2 입력 신호는 단자(W_)에 수신되는 기록 동작 신호이다. 따라서, 기록 동작 단자(W_)가 판독 동작을 나타내는 "하이"논리 레벨로 됨과 동시에 AND 게이트(25)가 메모리(1)의 선택을 나타낼 때에는 AND 게이트(26)는 출력 버퍼(22)를 동작시킬 수 있게 된다. 이와는 반대로 기록 동작단자(W_)가 기록 동작을 나타내는 "로우"논리 레벨로 유지되는 동안에는, AND 게이트(26)은 "로우"논리 레벨을 갖게 됨으로써 출력 버퍼(22)의 출력을 "고"임피던스 상태로 만들게 될 것이다. AND 게이트(26)의 제3입력은 본 기술분야에 있어서 출력 단자를 동작 및 불능시키는데 관례적으로 사용되고 있는 출력 동작 단자(OE)의 신호이며, 이 출력 동작 신호의 사용은 복수개의 메모리(1)의 출력들이 논리 "합"결합 형태로 함께 결선되어 있는 경우에 특히 유용하다.The second input signal of the AND gate 26 is a write operation signal received at the terminal W_. Therefore, when the write operation terminal W_ is at the "high" logic level indicating the read operation and the AND gate 25 indicates the selection of the memory 1, the AND gate 26 causes the output buffer 22 to operate. It becomes possible. In contrast, while the write operation terminal W_ is maintained at the "low" logic level indicating the write operation, the AND gate 26 has a "low" logic level, thereby turning the output of the output buffer 22 into the "high" impedance state. Will be made. The third input of the AND gate 26 is a signal of the output operation terminal OE which is customarily used for operating and disabling the output terminal in the art, the use of this output operation signal being a plurality of memories 1 This is especially useful when the outputs of are connected together in a logical "sum" combination.

AND 게이트(26)의 제4 입력은 본 실시예에서는, 병렬 테스트 회로(28)에 의해 발생되는데, 이 병렬 테스트 회로는 메모리(1)의 특별 테스트 모드시 복수 데이터 워드의 비교 동작을 수행한다. 병렬 테스트 회로(28)는 입/출력 회로 및 열 디코더(16)으로부터 라인(30)을 통하여 복수의 8비트 테이터 워드를 수신하게 되며, 이들 데이터 워드는 각각 열 어드레스의 일부에 따라 어느 하나의 서브-어레이(12)로부터 판독되는 데이터에 해당한다. 병렬 테스트 회로(28)는 이들 복수의 데이터 워드의 비교를 수행하며, 그 비교의 성공 여부에 해당하는 신호를 라인(32)에 발생시킨다.The fourth input of the AND gate 26 is generated by the parallel test circuit 28 in this embodiment, which performs a comparison operation of a plurality of data words in the special test mode of the memory 1. The parallel test circuit 28 receives a plurality of 8-bit data words from the input / output circuitry and the column decoder 16 via the line 30, each of which is a subroutine according to a portion of the column address. Corresponds to the data read from the array 12. The parallel test circuit 28 performs a comparison of these plurality of data words, and generates a signal in the line 32 corresponding to the success or failure of the comparison.

병렬 테스트 회로(28)에 대한 특별 테스트 모드가 여기에 접속된 라인(T)상의 "하이"논리 레벨에 의해 동작 될 때, 병렬 테스트 회로(28)는 라인(30)을 통하여 인가되는 복수의 테이터 워드의 비교를 수행하며, 그 비교의 성공여부에 해당하는 신호를 라인(32)에 발생시킨다. 본 실시예에서, 테스트 모드하에서 상기한 복수의 데이터 워드가 모두 동일한 데이터를 나타내면, 병렬 테스트 회로(28)에 의해 라인(32)는 "하이"논리 레벨로 구동되는 반면, 테스트 모드하에서 에러가 나타나면(즉, 비교되는 상기한 복수의 데이터 워드가 동일한 데이터를 나타내지 않을 때에는), 라인(32)은 "로우"논리 레벨로 구동된다. 출력 버퍼(22)가 메모리의 정상 동작중에 작동 가능하도록 하기 위해서는, 병렬 테스트 회로(28)는 메모리의 정상 동작중에는 하이 논리 레벨을 나타내며, 이때 병렬 테스트 회로(28)는 동작 상태에서 벗어나게 된다.When the special test mode for the parallel test circuit 28 is operated by the "high" logic level on the line T connected to it, the parallel test circuit 28 receives a plurality of data applied through the line 30. The word comparison is performed, and a signal corresponding to the success or failure of the comparison is generated in the line 32. In the present embodiment, if the plurality of data words described above under the test mode all represent the same data, the line 32 is driven to the "high" logic level by the parallel test circuit 28, while an error appears under the test mode. (I.e., when the aforementioned plurality of data words to be compared do not represent the same data), the line 32 is driven to the "low" logic level. In order for the output buffer 22 to be operable during normal operation of the memory, the parallel test circuit 28 exhibits a high logic level during normal operation of the memory, where the parallel test circuit 28 is taken out of operation.

이하에서도 좀더 상세히 설명되겠지만, 특별 테스트 모드중에는, 라인(T)은 테스트 모드 동작회로(29)에 의해 "하이"논리 레벨로 구동된다. 이에 따라 OR 게이트(33)의 출력은 "하이"레벨로 상승하게 됨으로써, 단자 E1="로우", 단자 E2="하이"의 칩 동작 조건이 결여된 상태에서도 출력버퍼(22)의 동작을 가능하게 한다. 메모리(1)의 실시예에서, 상기한 칩 동작 조건은 후술하는 바와같이 특별 테스트 모드의 동작 불능을 유발시키게 된다. 따라서, 특별 테스트 모드가 동작됨에 따라 결과적으로 출력 동작 단자(OE)는 메모리(1)에 대한 칩 동작 기능을 부여하게 된다.As will be described in more detail below, during the special test mode, the line T is driven to a "high" logic level by the test mode operation circuit 29. As a result, the output of the OR gate 33 is raised to the "high" level, so that the output buffer 22 can be operated even in the absence of chip operating conditions of the terminal E1 = low and the terminal E2 = high. Let's do it. In the embodiment of the memory 1, the chip operating conditions described above will cause the special test mode to be inoperable as will be described later. Therefore, as the special test mode is operated, the output operation terminal OE gives a chip operation function to the memory 1 as a result.

제1도에서 명백하여지는 바와같이, 메모리(1)는 공통 입/출력 메모리이며, 그의 단자(DQ)는 출력 데이터를 나타낼 뿐만 아니라 입력 데이터를 받아들이기도 한다. 이를 위해, 단자(DQ)는 입력버퍼(34)에 접속되어 있는바, 입력 버퍼(34)는 기록 동작중에 입력 데이터를 입력데이터 제어회로(36)에 제공하고, 이 입력 데이터 제어회로는 다시 상기의 입력 데이터를 입력 데이터 버스(38)을 통하여 입/출력 회로 및 열디코더(16)에 의해 선택된 메모리셀에 접송하게 된다. 상기한 출력버퍼(22)에 대한 제어방법에 유사한 방법으로, 입력버퍼(34)는 AND 게이트(42)에서 발생되는 라인(40)상의 동작 신호에 의해 제어되는바, 상기의 AND 게이트(42)는 단자(CE)로 부터의 칩 동작 신호와 단자(W_)로 부터의 기록 동작 신호(이는 인버터 44에 의해 반전된 것임)와의 논리적 AND 연산을 수행한다. 병렬 테스트 모드에 있어서, 입력 데이터는 종래와 같은 방법으로 복수의 메모리 장소를 동작시킴과 동시에 상기의 동일 입력 데이터를 거기에 기롭시킴으로써, 입/출력 회로 및 열디코더(16)에 의해 메모리(10)내의 복수의 메모리 장소에 기록될 수 있게 된다.As will be apparent from FIG. 1, the memory 1 is a common input / output memory, and its terminal DQ not only represents output data but also accepts input data. For this purpose, the terminal DQ is connected to the input buffer 34, and the input buffer 34 provides the input data to the input data control circuit 36 during the write operation, and this input data control circuit is again described above. Input data is transferred to the memory cell selected by the input / output circuit and the column decoder 16 via the input data bus 38. In a similar manner to the control method for the output buffer 22 described above, the input buffer 34 is controlled by an operation signal on the line 40 generated from the AND gate 42, and the AND gate 42 is described above. Performs a logical AND operation with the chip operation signal from terminal CE and the write operation signal from terminal W_ (which is inverted by inverter 44). In the parallel test mode, the input data is operated by the input / output circuit and the column decoder 16 to operate the plurality of memory locations in the same manner as in the prior art, and to contribute the same input data thereto. It can be recorded in a plurality of memory locations in the memory.

메모리(1)내에는, 또한 여러가지 특별 테스트 모드중의 어느 하나를 동작시키기 위하여 테스트 모드 동작 회로(29)가 설치되어 있다. 설명의 편의상, 제1 도에는 병렬 판독 및 기록에 상응하는 특별 테스트 모드로서 병렬 테스트 회로(28)가 도시되어 있다. 앞에서 인용한 바 있는 McAdams씨등의 논문에 기재된 바와같은 기타의 특별 테스트 모드도 역시 테스트 모드 동작 회로(29)에 의해 거기에 인가되는 입력신호에 따라 동작될 수 있다.In the memory 1, a test mode operation circuit 29 is also provided for operating any one of various special test modes. For simplicity of explanation, Figure 1 shows a parallel test circuit 28 as a special test mode corresponding to parallel read and write. Other special test modes, such as those described in McAdams et al., Cited above, may also be operated by the test mode operating circuit 29 in accordance with the input signal applied thereto.

테스트 모드 동작 회로(29)는 어드레스 단자(A1)(A3)로부터 신호를 수신함과 아울러, AND 게이트(25)로 부터 인버터(27)를 통하여 라인(TRST)신호를 전달받는다. 이하에서 상세히 설명하는 바와같이, 단자(A1)가 특정 논리 상태에 있고 단자(A3)가 연속적인 과전압 조건하에 있게됨에 따라, 그리고 AND 게이트(25)가 메모리(1)의 동작 불능 상태를 나타내는 한, 테스트 모드 동작 회로(29)는 라인(T)상에 "하이"논리 레벨을 발생함으로써, 특별 테스트 모드 동작에의 진입을 본 실시예에 병렬 테스트 회로(28)및 여타의 특별 테스트 모드 회로에 표시하여준다.The test mode operation circuit 29 receives a signal from the address terminals A1 and A3 and receives a line TRST signal from the AND gate 25 through the inverter 27. As will be described in detail below, as terminal A1 is in a particular logic state and terminal A3 is under continuous overvoltage conditions, and as long as AND gate 25 indicates an inoperable state of memory 1. Test mode operation circuit 29 generates a " high " logic level on line T to enter parallel test circuit 28 and other special test mode circuits in this embodiment. Mark it.

[테스트 모드 동작 회로][Test mode operation circuit]

다음은 제2도를 참조하여 테스트 모드 동작 회로(29)의 구성을 상세히 설명한 것이다. 본 실시예에서는, 단자(A3)가 과전압 조건하에 있는 동안 단자(A1)의 논리 상태에 따라, 두개의 다른 특별 테스트 모드가 서로 배타적으로 동작 될 수 있게 되어있다. 여기서 주목할 것은, 테스트 모드 동작 회로(29)는 어드레스 버퍼(11)보다 먼저 단자(A3)의 논리 상태를 수신하게 되어 있으나, 이와는 달리 단자(A3)로부터 공급되어 버퍼(11)에서 완충된 값이 테스트 모드 동작 회로(29)에 전송되어도 무방하다.Next, the configuration of the test mode operation circuit 29 will be described in detail with reference to FIG. 2. In this embodiment, two different special test modes can be operated exclusively with each other, depending on the logic state of the terminal A1 while the terminal A3 is under an overvoltage condition. Note that although the test mode operation circuit 29 receives the logic state of the terminal A3 before the address buffer 11, the test mode operation circuit 29 is different from the value supplied from the terminal A3 and buffered in the buffer 11. It may be transmitted to the test mode operation circuit 29.

테스트 모드 동작 회로(29)는 앞서 설명한 바와같이 입력 신호로서 라인(A1)(A3)(TRST)상의 신호를 수신한다. 또한, 테스트 모드 동작 회로(29)는 병렬 테스트 모드의 동작 여부를 나타내는 라인(T)신호를 병렬 테스트 회로(28)에 제공한다. 아울러, 테스트 모드 동작 회로(29)는 필요에 따라 메모리(1)내의 제2 특별 테스트를 동작시키기 위한 다른 하나의 출력 라인(T2)를 가지고 있다. 라인(T2)은 별도의 다른 특별 테스트를 수행하는데 필요한 메모리(1)내의 다른 테스트 회로에 접속되어지며, 상기한 다른 특별 테스트는 본 실시예에 있어서 라인(T) 신호에 의해 표시도는 병렬 테스트 기능과는 상호 배타적으로 수행되어진다. 제2도에는 단지 2개의 배타적 특별 테스트 모드만이 도시되어 있지만, 테스트 모드 동작 회로(29)에 내장되는 논리부의 간단한 확장과 더불어 이러한 부가적인 특별 테스트 모드의 선택을 위한 부가적인 어드레스 입력의 사용을 통하여, 그보다 많은 특별 테스트 기능이 동작 될 수 있음은 물론이다. 상기한 바와같은 확장은 본 기술분야에 통상의 지식을 가진자이라면 본 명세서를 참조하여 용이하게 실시할 수 있는 것으로 생각된다. 또한, 테스트 모드 동작 회로(29)에 의해 동작되는 특별 테스트 모드들은 상호 배타적일 필요는 없으며, 어느 특정한 기능은 다른 테스트 기능과 협력하여 작동될 수 있는바, 예컨데 특정된 판독 기능은 다른 테스트 모드와 함께 동작 될 수 있는 한편, 이와는 별개로 병렬 테스트 모드는 상기의 특정된 판독 기능없이 단독으로 동작될 수 있도록 선택할 수도 있다.The test mode operation circuit 29 receives a signal on the lines A1 (A3) (TRST) as the input signal as described above. In addition, the test mode operation circuit 29 provides the parallel test circuit 28 with a line T signal indicating whether the parallel test mode is operated. In addition, the test mode operation circuit 29 has another output line T2 for operating the second special test in the memory 1 as necessary. Line T2 is connected to another test circuit in memory 1, which is required to perform a separate, special test, and the other special test described above is a parallel test represented by the line T signal in this embodiment. Functions are mutually exclusive. Although only two exclusive special test modes are shown in FIG. 2, the use of additional address inputs for the selection of these additional special test modes, together with a simple extension of the logic embedded in the test mode operation circuit 29, is illustrated. Of course, more special test functions can be operated. It is believed that such an extension can be easily implemented by those skilled in the art with reference to the present specification. In addition, the special test modes operated by the test mode operation circuit 29 need not be mutually exclusive, and one particular function may be operated in cooperation with another test function, for example, the specific read function may be different from other test modes. Alternatively, the parallel test mode may be selected so that it can be operated alone without the above specified read function.

테스트 모드 동작 회로(29)는 평가 논리부(30)를 포함하고 있는데, 이는 어드레스 단자(A1)로부터 제2도에서 A1으로 표시된 라인상에 신호를 받아들인다. 또한 평가 논리부(30)는 그의 입력으로서 칩 동작 회로로부터(즉, AND게이트로부터 인버터 27을 경유하여)라인 신호(TRST)를 수신함으로써, 칩동작 입력(E1)(E2)에 의해 메모리(1)가 선택될 때 특별 테스트 모드는 동작 불능되는 한편 동작 모드가 진입된다. 본 실시예에서, 평가 논리부(30)는 또 하나의 입력으로서 과전압 검출부(32)에서 발생되는 라인신호CKBHV를 수신한다. 과전압 검출부(32)는 대응 어드레스 단자로부터 라인신호(A3)를 수신하여 그 인가 전압이 과전압 조건하에 있는지의 여부를 판정한다.The test mode operation circuit 29 includes an evaluation logic section 30, which receives a signal from the address terminal A1 on the line marked A1 in FIG. The evaluation logic section 30 also receives the line signal TRST as its input from the chip operating circuit (i.e., via the inverter 27 from the AND gate), whereby the memory operation 1 is performed by the chip operating inputs E1 and E2. When is selected, the special test mode is disabled while the operational mode is entered. In this embodiment, the evaluation logic section 30 receives the line signal CKBHV generated by the overvoltage detection section 32 as another input. The overvoltage detector 32 receives the line signal A3 from the corresponding address terminal and determines whether the applied voltage is under an overvoltage condition.

한편, 테스트 모드 동작 회로(29)내에는 전력-온 리세트 회로(40)가 포함되어 있는데, 이 리세트 회로는 전원(Vcc)이 투입된 직후의 시점에서 평가 논리부(30)(및 메모리 1내의 기타 회로)에 라인(POR)를 통하여 동작 신호를 제공한다. 이하에서 상세히 설명하는 바와같이, 전력-온 리세트 회로(40)는 메모리(1)의 전력 투입기간 중에는 평가 논리부(30)를 통하여 테스트 모드에의 진입을 페쇄한다.On the other hand, the test-mode operation circuit 29 includes a power-on reset circuit 40, which is the evaluation logic section 30 (and memory 1 at a point in time immediately after the power supply Vcc is turned on). Other circuits in the circuit) to provide an operation signal via a line (POR). As will be described in detail below, the power-on reset circuit 40 closes the entry into the test mode through the evaluation logic 30 during the power-on period of the memory 1.

그리고, 테스트 모드 동작 회로(29)는 서로 직렬로 접속괸 D-플립플롭(90)(92)을 포함하고 있는데, 이들 플립플롭의 클럭 입력 및 리세트 입력은 상기한 평가 논리부에 의해 제어된다. 본 실시예에서는, 상기한 바와같이, 2개의 특정된 테스트 모드를 선택할 수 있게 한다. 테스트 모드 동작 회로(29)내에는 각각의 특별 모드를 선택할 수 있게 되어 있으며, 이를위해 테스트 모드 동작 회로(29)는 2쌍의 플립플롭(90)(92)를 포함하여, 이들 각쌍의 플립플롭은 드라이버(110)를 통하여 특정된 테스트 모드에 관하여 복수의 플립플롭(90)(92)시리즈　 설치되어 있으므로, 어느 하나의 특별 테스트 모드가 동작되기 위해서는 일련의 연속적인 신호(예컨데, 어드레스 단자 A3상에 있어서의 일련의 과전압 출현)가 제공되어야 하며, 단순히 하나의 과전압 출현으로는 동작되지 않는다.The test mode operation circuit 29 includes D-flip flops 90 and 92 connected in series with each other, wherein the clock input and the reset input of these flip flops are controlled by the evaluation logic described above. . In this embodiment, as described above, two specified test modes can be selected. Each special mode can be selected within the test mode operation circuit 29. For this purpose, the test mode operation circuit 29 includes two pairs of flip-flops 90 and 92, with each pair of flip-flops. Since a plurality of flip-flops 90 and 92 series are installed with respect to the test mode specified through the driver 110, a series of continuous signals (e.g., address terminal A3 phase) is required to operate any one of the special test modes. A series of overvoltage emergences) must be provided, and not simply operated with a single overvoltage emergence.

어느 하나의 특별 테스트 모드를 동작시키는데 2개 또는 그 이상의 연속적인 과전압 출현 신호를 필요로 하는 사실로 말미암아 고도의 안정성이 확보되는 바, 에컨데 잡음, 전원 손실 및 복원, "핫트 소겟트"삽입이나 기타의 그러한 사건으로 인하여 상기한 특별 테스트 모드가 원치않게 진입되는 일은 없어지게 된다.The fact that two or more consecutive overvoltage emergence signals are required to operate any one of the special test modes ensures a high degree of stability, such as noise, power loss and restoration, insertion of a "hot soget" or Any other such event would prevent the special test mode from entering the above described area unintentionally.

[과전압 검출][Overvoltage Detection]

다음에는 제3도를 참조하여 과전압 검출부(32)의 구성 및 동작이 상세하게 설명되어 있다.Next, the configuration and operation of the overvoltage detector 32 will be described in detail with reference to FIG.

다음 설명에서 명확히 이해될 수 있는 바와같이, 그의 출력라인(CKBHV)이"하이"논리 레벨로 상승하여 과전압 조건을 나타냄에 따라, 과전압 검출부(32)에서 검출되는 과전압 조건은, 단자(A3)에의 인가 전압이 접지전위 Vss 이하의 일정한 전압으로 되는 조건이다. 이와는 달리, 적절한 설계 변경를 가하면, 과전압 검출부(32)에서는 정극성 과전압 조건(즉, 단자 A3의 전압이 메모리 1에 대한 정극성 전원 전압Vcc보다 큰 일정한 값을 초과하게 되는 것)을 검출할 수 있다.As can be clearly understood in the following description, as the output line CKBHV rises to the "high" logic level to indicate an overvoltage condition, the overvoltage condition detected by the overvoltage detector 32 is applied to the terminal A3. It is a condition that the applied voltage becomes a constant voltage below the ground potential Vss. Alternatively, if an appropriate design change is made, the overvoltage detector 32 can detect the positive overvoltage condition (that is, the voltage at the terminal A3 exceeds a constant value larger than the positive power supply voltage Vcc for the memory 1). .

대응 어드레스 단자로 부터의 라인(A3)은 P채널 트랜지스터(34₀- 34₄)의 드레인에 접속된다. 본 실시예에 따르면, 상기한 P채널 트랜지스터(34₀- 34₄)는 다이오드 구조(즉, 그의 게이트가 그의 드레인에 접속된 구조)로 접속된 트랜지스터로 되어 있으며, 이들 트랜지스터는 서로 직렬로 연결되어 다이오드 체인을 형성하고 있다. 본 실시예의 과전압 검출부(32)에서는 5개의 트랜지스터(34)가 사용되고 있지만, 이렇게 사용되는 트랜지스터(34)의 갯수는 과전압 검출부(32)가 과전압 신호를 발생하게 되는 트립 전압(trip voltage)에 따라 달라진다. 사용되는 트랜지스터(34)의 갯수와 트랜지스터들의 한계 전압이 상기한 트립 전압 값을 결정하게 됨은 물론이다.Is connected to the drain of-line (A3) from the corresponding address terminal is a P-channel transistor (34, _{434 0).} According to the embodiment, the one P-channel transistor (34 ₀ - 34 ₄₎ are set to a transistor connected as a diode structure (that is, the structure has its gate connected to its drain), these transistors are connected in series with each other It forms a diode chain. Although five transistors 34 are used in the overvoltage detector 32 of the present embodiment, the number of transistors 34 used in this manner depends on the trip voltage at which the overvoltage detector 32 generates an overvoltage signal. . It goes without saying that the number of transistors 34 used and the threshold voltages of the transistors determine the trip voltage values described above.

다이오드 체인을 형성하는 복수의 트랜지스터(34)의 최상단에 있는 트랜지스터(34₄)의 소스는 노드N1에서 P채널 풀업(pull-up)트랜지스터(36)의 드레인과 접속된다. 트랜지스터(36)의 소스는 전원Vcc에 연결되며 그의 드레인은 접지 전위Vss에 연결되어 있다. 트랜지스터(36)는트랜지스터(34)에 비하여 이들의 폭-길이의 비(W/L)에 있어서, 상대적으로 작은 트랜지스터이다. 예를들면 트랜지스터(36)의 W/L은 본 실시예에서 1/250정도이며, 트랜지스터(34)의 W/L 은 2정도이다. 따라서, 트랜지스터(34)가 도통 상태로 되어 이 상태를 계속 유지하고 있더라도, 트랜지스터(34)는 노드(N1)의 전위를 풀다운, 즉 하강시키게 된다.The source of the transistor 34 ₄ at the top of the plurality of transistors 34 forming the diode chain is connected to the drain of the P-channel pull-up transistor 36 at node N1. The source of transistor 36 is connected to power supply Vcc and its drain is connected to ground potential Vss. Transistors 36 are relatively small transistors in their width-to-length ratio (W / L) compared to transistor 34. For example, the W / L of the transistor 36 is about 1/250 in this embodiment, and the W / L of the transistor 34 is about 2. Therefore, even when the transistor 34 is in a conductive state and remains in this state, the transistor 34 pulls down, i.e., lowers, the potential of the node N1.

한편, 본 실시예에 있어서, P채널 트랜지스터(38)의 드레인도 노드(N1)에 접속되어 있는데, 이 트랜지스터(38)의 소스는 Vcc에 접속되어 있고, 그의 게이트는 평가 논리부(30)(제2도 참조)에서 출력되는 라인 신호(RST_)에 제어되도록 되어 있다. 트랜지스터(38)는 트랜지스터(34)(36)에 비하여 상대적으로 큰 W/L(=8)을 갖는 트랜지스터로 구성되어 있으므로, 이 트랜지스터(38)가 도통 될때에는, 트랜지스터(34)가 도통 상태에 있음에도 불구하고, 노드(N1)는 상기의 트랜지스터(38)을 통하여 Vcc로 풀업된다. 따라서, 라인(A3)의 전압이 과전압 조건에 있을때라도, 트랜지스터(38)는 라인(RST)의 "로우"논리 레벨에 응답하여 과전압 검출부(32)의 상태를 리세트시킬 수 있게 된다.On the other hand, in this embodiment, the drain of the P-channel transistor 38 is also connected to the node N1. The source of this transistor 38 is connected to Vcc, and its gate is the evaluation logic section 30 ( Control of the line signal RST_ outputted from FIG. Since the transistor 38 is composed of a transistor having a larger W / L (= 8) than the transistors 34 and 36, when the transistor 38 is conductive, the transistor 34 is in a conductive state. Nevertheless, node N1 is pulled up to Vcc via transistor 38 above. Therefore, even when the voltage of the line A3 is in the overvoltage condition, the transistor 38 can reset the state of the overvoltage detector 32 in response to the "low" logic level of the line RST.

노드(N1)는 종래의 반전 슈미트 트리거 회로(40)의 입력단자에 접속되어 있다. 슈미트 트리거 회로(40)는, 종래에서 동작하던 바와같이, 그의 전달 특성에 있어서 이력 특성(bysteresdis)을 구비하여 논리적 반전동작을 수행한다.The node N1 is connected to the input terminal of the conventional inverted schmitt trigger circuit 40. The Schmitt trigger circuit 40 has a hysteresis characteristic (bysteresdis) in its propagation characteristic, as in the conventional operation, to perform a logical inversion operation.

N채널 트랜지스터(42n)및 P채널 트랜지스터(42p)에 의해 제공되는 상기한 이력 특성은 과전압 검출부(32)에 안정성을 부여함으로써, 라인(A3)의 전압이 트립전압 근처에서 약간 변하더라도 과전압 검출부(32)의 출력은 "하이"논리 레벨과 "로우"논리 레벨사이에서 발진하지 않게 된다.The above hysteresis characteristics provided by the N-channel transistor 42n and the P-channel transistor 42p provide stability to the overvoltage detector 32 so that the overvoltage detector (even if the voltage of the line A3 changes slightly near the trip voltage) The output of 32) does not oscillate between the "high" logic level and the "low" logic level.

슈미트 트리거 회로(40)의 출력은 반전 버퍼(44)를 통하여 래치 회로의 입력단에 접속되어 있으며, 상기한 래치 회로는 서로 교차 결합된 인버터(46)(48)로 구성되어 있다. 인버터(46)의 입력은 인버터(44)의 출력을 수신하며, 인버터(46)의 출력은 과전압 검출부(32)의 출력에 해당하는 라인(CKBHV)을 구동한다. 인버터(48)의 입력은 인버터(46)의 출력에 접속되어 있으며, 인버터(48)의 출력은 인버터(46)의 입력에 접속되어 있다. 본 실시예에, 인버터(46)(48)는 모두 종래의 CMOS 인버터로 되어 있으며, 여기서 인버터(48)내의 트랜지스터들의 W/L(예컨데 이 W/L은 0.5임)은 인버터(46)내의 트랜지스터들의 W/L(예컨데 이 W/L은 2.0임)보다 훨씬 작게되어 있다. 이와같은 구조에 의하면, 라인(CKBHV)의 상태는 래치된 상태로 유지되면서, 인버터(44)(이 내부의 트랜지스터들 1.0 정도의 W/L을 가짐)는 비교적 용이하게 상기한 래치 상태를 다시 겹쳐 기록 할 수 있게 된다. 인버터(46)(48)에 의한 래치 상태의 존재로 인하여 부가적으로 과전압 검출부(32)에 안정성이 부여됨으로써, 라인(CKBHV)상의 출력에 있어서의 발진 현상은 트립 전압 근처에서의 라인(A3) 전압의 약간의 변동으로는 좀처럼 발생되지 않게 된다.The output of the Schmitt trigger circuit 40 is connected to the input of the latch circuit via the inverting buffer 44, which is composed of inverters 46 and 48 cross-coupled with each other. The input of the inverter 46 receives the output of the inverter 44, and the output of the inverter 46 drives the line CKBHV corresponding to the output of the overvoltage detector 32. The input of the inverter 48 is connected to the output of the inverter 46, and the output of the inverter 48 is connected to the input of the inverter 46. In this embodiment, the inverters 46 and 48 are all conventional CMOS inverters, where the W / L of the transistors in the inverter 48 (eg, W / L is 0.5) is the transistor in the inverter 46. This is much smaller than their W / L (eg W / L is 2.0). According to such a structure, while the state of the line CKBHV is kept in the latched state, the inverter 44 (having a W / L of about 1.0 of the transistors therein) can easily overlap the latch state described above. You can record. Stability is additionally provided to the overvoltage detector 32 due to the presence of the latched state by the inverters 46 and 48, so that the oscillation phenomenon at the output on the line CKBHV is caused by the line A3 near the trip voltage. A slight fluctuation in voltage rarely occurs.

과전압 검출부(32)의 정상 동작 조건(즉, 단자 A3의 전압이 공칭 전압 범위내에 있을 때)에서는, 노드(N1)는 트랜지스터(36)에 의해 Vcc로 풀업된다. 이리하여 슈미트 트리거 회로(40)는 그 출력단에 "로우"논리 레벨을 갖게 되며, 이는 다시 인버터(44)(46)의 동작에 의해 라인(CKBHV)상에 "로우" 논리 레벨을 제공하게 된다. 인버터(48)는 인버터(46)과 함께, 라인(CKBHV)상의 "로우"논리 레벨을 래치한다. 이 조건은 후 술하는 바와같이 테스트 모드 동작 회로(29)를 통하여 메모리(1)의 잔여분에 대하여 "정상 동작 모드가 선택되었음"을 나타낸다.Under normal operating conditions of the overvoltage detector 32 (ie, when the voltage at the terminal A3 is within the nominal voltage range), the node N1 is pulled up to Vcc by the transistor 36. Thus, the Schmitt trigger circuit 40 has a "low" logic level at its output, which in turn provides an "low" logic level on the line CKBHV by the operation of inverters 44 and 46. Inverter 48, together with inverter 46, latches the " low " logic level on line CKBHV. This condition indicates that the "normal operation mode has been selected" for the remainder of the memory 1 through the test mode operation circuit 29 as described later.

특별 테스트 모드의 동작은 Vcc전압보다 충분히 작은 전압을 단자(A3)에 제공하여 노드(N1)를 풀다운시킴으로써 달성된다. 단자(A3)에 가해져야 할 트립전압 레벨은 트랜지스터(34)의 다이오드가 모두 순바이어스되는 전압을 결정하는 것에 의해 산출할 수 있다. 노드(N1)가 트랜지스터(36)에 의해 Vcc로 풀업되면, 단자(A3)전압이 하기의 전압 Vtrip과 동일하거나 그 이하로 될 때Operation of the special test mode is accomplished by providing node A3 with a voltage sufficiently less than the Vcc voltage to pull down node N1. The trip voltage level to be applied to the terminal A3 can be calculated by determining the voltage at which all diodes of the transistor 34 are forward biased. When node N1 is pulled up to Vcc by transistor 36, when terminal A3 voltage is equal to or less than the following voltage Vtrip:

Vtrip =Vcc - 5(VTP)Vtrip = Vcc-5 (VTP)

(여기서 VTP는 P채널 트랜지스터34의 한계 전압임),(Where VTP is the threshold voltage of P-channel transistor 34),

본 실시예에서는 5개의 다이오드(34)가 모두 도통된다. 따라서, 예컨대 Vtp가 2.4V 정도이고, 공칭 전압 Vcc가 5.0V이면, Vtrip은 -7.0V정도의 값을 갖는다.In this embodiment, all five diodes 34 are conductive. Thus, for example, when Vtp is about 2.4V and the nominal voltage Vcc is 5.0V, Vtrip has a value of about -7.0V.

단자(A3)의 전압이 Vtrip과 동일하거나 그 이하로 될 때, 노드(N1)는 단자(A3)전압을 향해 풀다운된다. 이에 따라 슈미트 트리거 회로(40)는 그 출력단에 "하이"논리 레벨을 제공하며, 이는 다시 인버터(44)에 의해 반전된다.When the voltage at the terminal A3 becomes equal to or less than Vtrip, the node N1 is pulled down toward the terminal A3 voltage. The Schmitt trigger circuit 40 thus provides a "high" logic level at its output, which is inverted by the inverter 44 again.

위에서 설명한 바와같이 인버터(44)는 인버터(48)에 비해 충분히 크기 때문에 인버터(46)는 상태 변화를 일으켜 라인(CKBHV)상에 "하이"논리 레벨을 출력함으로써 테스트 모드 동작 회로(29)의 잔여분에 대하여 "단자(A3)가 과전압 조건하에 있음"을 나타내주게 된다.As described above, since the inverter 44 is sufficiently large compared to the inverter 48, the inverter 46 causes a change in state and outputs a "high" logic level on the line CKBHV, thereby remaining the remainder of the test mode operation circuit 29. "Terminal A3 is under an overvoltage condition".

과전압 검출부(32)는 다음 2가지 방법중 어느 하나의 방법에 의해 통상적 동작조건으로 리세트된다. 첫번째 방법으로는, 단자(A3)전압이 Vtrip이상으로 복귀할 때, 트랜지스터(34)는 부도통 상태로 되어 트랜지스터(36)로 하여금 노드(N1)를 Vcc로 풀업시키도록 하는 방안이다. 노드(N1)의 전압이 슈미트 트리거 회로(40)의 스위칭 전압에 도달하게 되면, 라인(CKBHV)상에는 다시 "로우"논리 레벨이 나타나게 된다.The overvoltage detector 32 is reset to normal operation conditions by any one of the following two methods. In the first method, when the terminal A3 voltage returns above Vtrip, the transistor 34 is in a non-conducting state to cause the transistor 36 to pull up the node N1 to Vcc. When the voltage of the node N1 reaches the switching voltage of the Schmitt trigger circuit 40, the "low" logic level appears again on the line CKBHV.

이하에서 설명하는 바와같이, 본 발명의 실시예에 따른 메모리(1)의 동작에서는, 특별 테스트 모드에 진입하기 위해서 적어도 2번의 과전압 조건이 연속적으로 나타나야 하는 것을 필요로 하며, 따라서 이 방법은 과전압 검출부(32)를 리세트시키는 보통의 방법이다.As will be described below, in the operation of the memory 1 according to the embodiment of the present invention, at least two overvoltage conditions must be continuously present in order to enter a special test mode, and thus this method is an overvoltage detector. This is the usual way to reset (32).

과전압 검출부(32)를 리세트시키는 제2의 방법은 라인(RST_)상의 "로우"논리 레벨에 응답하여, 트랜지스터(38)를 동작시키는 것이다. 라인(RST_)은 각종의 이벤트(event)에 의해 트리거되는 테스트 모드로 부터 정상 동작 모드로의 무조건적 전환에 응답하여, "로우"논리 레벨로 구동된다. 위에서 언급한 바와같이, 트랜지스터(34)가 도통되더라도 트랜지스터(38)는 노드(N1)를 풀업시킬 수 있는 정도로 크게 형성되어 있기 때문에, 슈미트 트리거 회로(40)및 인버터(44)(46)(48)는 라인(CKBHV)상에 다시 "로우"논리 레벨을 출력하는데 필요한 상태 천이를 일으킬 수 있게 된다. 제2도에서 보는 바와같이 라인(CKBHV)은 평가논리부(30)에 입력된다.The second method of resetting the overvoltage detector 32 is to operate the transistor 38 in response to the "low" logic level on the line RST_. The line RST_ is driven to a "low" logic level in response to an unconditional transition from the test mode triggered by various events to the normal operating mode. As mentioned above, the transistor 38 is formed so large that the node N1 can be pulled up even when the transistor 34 is turned on, so that the Schmitt trigger circuit 40 and the inverters 44, 46, and 48 ) Can cause the state transition needed to output a "low" logic level on the line CKBHV again. As shown in FIG. 2, the line CKBHV is input to the evaluation logic unit 30.

[전력-온 리세트][Power-on Reset]

본 발행의 실시예에 있어서, 평가 논리부(30)는 또한 그의 입력으로서 전력-온 리세트 회로(40)에서 출력되는 라인(POR) 신호를 수신한다. 전력-온 리세트 회로(40)의 기능은 메모리(1)의 전력 투입시 의도와는 무관하게 특별 테스트 모드에 진입하는 것을 방지하는 것이다. 따라서, 메모리(1)에 전력이 투입되고 있는 동안에는 전력-온 리세트 회로(40)는 이 사실을 라인(POR)을 통하여 평가 논리부(30)에 나탐낸으로써 어느 특정 테스트 모드에의 진입도 불능시키게 된다. 일단, 메모리(1)에 충분하게 전력이 투입되면, 전력-온 리세트 회로(40)는 이 사실을 라인(POR)을 통하여 평가 논리부(30)에 나타냄으로써 단자(A3)에 과전압 조건이 출현될 수 있게 하는 한편, 특별 테스트 모드에의 의도에 따른 진입을 위하여 부가적인 표시를 나타냄으로써 테스트 모드를 동작시킨다.In the embodiment of the present publication, evaluation logic 30 also receives as input its line (POR) signal output from power-on reset circuit 40. The function of the power-on reset circuit 40 is to prevent entering the special test mode irrespective of the intention upon powering up the memory 1. Therefore, while power is being supplied to the memory 1, the power-on reset circuit 40 reveals this fact to the evaluation logic section 30 via the line POR, thereby entering any particular test mode. Disabled. Once power is sufficiently supplied to the memory 1, the power-on reset circuit 40 indicates this fact to the evaluation logic section 30 via the line POR so that the overvoltage condition is applied to the terminal A3. While enabling the appearance, the test mode is operated by displaying additional indications for entry into the special test mode.

이하에는, 제4a도를 참조하여, 본 발명의 실시예에 따른 전력-온 리세트 회로(40)의 구성 및 동작을 설명한다. 전력-온 리세트 회로(40)는 전력 전압(Vcc)와 접지 기준전압(Vss)를 수신한다. Vcc 및 Vss는 CMOS 래지회로(42)내의 트랜지스터에 바이어스를 가한다. 래지회로(42)는 교차 결합된 COMS 인버터로 이뤄지는 종래의 래지회로와 동일 구성으로 되어 있으며, 아울러 Vcc와 교차 결합 노드(C1)사이에 접속되는 캐패시터(44)와 Vss와 잔여의 교차 결합 노드(C2)사이에 접속된 캐패시터(46)을 포함하고 있다. 후술하는 바와같이, 커패시터(44)(46)는 메모리(1)의 전력 투입시 래치회로(42)를 프리세트시킨다.The configuration and operation of the power-on reset circuit 40 according to the embodiment of the present invention will now be described with reference to FIG. 4A. The power-on reset circuit 40 receives the power voltage Vcc and the ground reference voltage Vss. Vcc and Vss bias the transistors in the CMOS latch circuit 42. The latch circuit 42 has the same configuration as a conventional latch circuit composed of a cross-coupled COMS inverter, and the remaining cross coupling between the capacitor 44 and Vss connected between Vcc and the cross coupling node C1. The capacitor 46 is connected between the nodes C2. As will be described later, the capacitors 44 and 46 preset the latch circuit 42 when the memory 1 is powered on.

래지회로(42)는 그의 논리 상태를 교차 결합 노드(C2)에 접속된 일련의 인버터(72)스트링(string)을 경유하며, 라인(POR)에 전달한다. 상기한 스트링내의 인버터(72)의 갯수(본 실시예에의 경우는 6개)는 래치회로(42)의 스위칭 시점과 라인(POR)의 상태천이 시점간의 지연시간을 결정하게 된다. 인버터(72)의 스트링내에서, 캐패시터(50)의 하나의 극판은 노드(C2)로 부터 홀수번째의 인버터에 해당하는 인버터(72)의 입력 (본 실시예의 경우는, 노드(C2)로 부터 5번째의 인버터(72)의 입력)에 접속되어 있는 한편, 동 캐패시터의 다른 하나의 극판은 Vcc에 접속되어 있다. 또한 인버터(72)의 스트링내에서, 캐패시터(74)의 하나의 극판은 노드(C2)로 부터 홀수번째의 인버터(72)의 입력(본 실시예의 경우는, 노드(C2)로 부터 3번째의 인버터(72)의 입력)에 접속되어 있는 한편, 동 캐패시터의 다른 하나의 국판은 Vcc에 접속되어 있다. 캐패시터(74)는 전력-온 리세트 회로(40)의 동작을 안정화시키는 기능을 담당하며, 따라서 Vcc가 회로의 트립 전압 근처에서 약간 변동하는 경우에도 전력-온 리세트 회로(40)는 급속한 발진 동작은 하지 않게 된다. 아울러, 캐패시터(74)는 후술하는 바와같이 인버터(72)스트링의 동작을 이완시킨다.The latch circuit 42 transmits its logic state to the line POR via a series of inverter 72 strings connected to the cross coupling node C2. The number of inverters 72 in the string (six in this embodiment) determines the delay time between the switching time of the latch circuit 42 and the state transition time of the line POR. Within the string of the inverter 72, one pole plate of the capacitor 50 is input from the inverter 72 corresponding to the odd-numbered inverter from the node C2 (in this case, from the node C2). While the other pole plate of the capacitor is connected to Vcc. In addition, in the string of the inverter 72, one pole plate of the capacitor 74 is an input of the odd numbered inverter 72 from the node C2 (in this embodiment, the third from the node C2). Input of the inverter 72), while the other station plate of the capacitor is connected to Vcc. The capacitor 74 is responsible for stabilizing the operation of the power-on reset circuit 40, so that the power-on reset circuit 40 rapidly oscillates even when Vcc fluctuates slightly near the trip voltage of the circuit. No action is taken. In addition, the capacitor 74 relaxes the operation of the inverter 72 string as described later.

전력-온 리세트 회로(40)는 Vcc와 Vss사이에 바이어스된 타임 스위치(48)를 포함하고 있다. P채널 트랜지스터(52)의 소스는 Vcc에 접속되어 있으며, 그의 게이트는 인버터(72)스트링에 접속되어 있는 캐패시터(50)의 극판과 접속되어 있다. 그리고 상기 트랜지스터(52)의 드레인은 N 채널 트랜지스터(54)의 드레인에 접속되어 있는 한편, 이 N 채널 트랜지스터의 게이트 Vcc에 그의 소스는 Vss에 접속되어 있다. 트랜지스터(52)의 W/L은 트랜지스터(54)의 W/L보다 비교적 큰 값을 가지며, 본 실시예에 있어서 전자 및 후자는 각각 10과 4의 값을 갖고 있다. 상기의 트랜지스터들(52)(54)의 드레인은 커패시터(56)의 하나의 극판 및 트랜지스터(58)의 게이트에 접속되어 있으며, 동 커패시터의 반대 극판은 Vss에 접속되어 있다. 이하의 동작 설명에서 보다 분명하게 이해되는 바와같이, 타임스위치(48)를 Vcc에 접속되어 있다. 그리고 상기의 트랜지스터(58)의 드레인은 래치회로(42)의 교차결합 노드(C1)에 접속되어 있고, 그의 소스는 Vss의 전원 상승직후 소정 시간동안 레치회로(42)로 하여금 그 상태 변화를 일으키게 만든다.The power-on reset circuit 40 includes a time switch 48 biased between Vcc and Vss. The source of the P-channel transistor 52 is connected to Vcc, and its gate is connected to the pole plate of the capacitor 50 connected to the inverter 72 string. The drain of the transistor 52 is connected to the drain of the N-channel transistor 54, while its source is connected to the gate Vcc of the N-channel transistor. The W / L of the transistor 52 has a value that is relatively larger than the W / L of the transistor 54. In the present embodiment, the former and the latter have values of 10 and 4, respectively. The drains of the transistors 52 and 54 are connected to one pole plate of the capacitor 56 and the gate of the transistor 58, and the opposite pole plate of the capacitor is connected to Vss. As will be more clearly understood in the operation description below, the time switch 48 is connected to Vcc. The drain of the transistor 58 is connected to the cross-coupling node C1 of the latch circuit 42, and its source causes the latch circuit 42 to cause the state change for a predetermined time immediately after the power up of Vss. Make.

전력-온 리세트 회로 내에 래치회로(42), 타임 스위치(48)및 지연용 인버터(72)스트링을 설치하는 것은 종래에 있어서 관례적인 것이다. 그런데 제4a도에 도시된 리세트 회로(60)와 같은 리세트 회로를 내장하고 있지 않은 종래의 전력-온 리세트 회로는 전력 손실의 경우 전력-온 회로의 상태가 신속하게 리세트되지 않는다면, 일시적인 전력 손실이 일어날 때 부정확한 동작을 하게되는 경향이 있다. 만일 전력 공급이 손실되었다가, 전력-온 리세트 회로가 그의 정확한 초기 상태로 복귀할 시간을 갖기 이전에 다시 복원되면, 전력-온 리세트 회로는 즉시 회로의 잔여부분에 "전력-온"이 완전히 일어났음"을 나타내는 신호(이는 전력 손실 시점에서 출력하고 있던 신호와 동일한 것임)를 출력함으로써, 완전한 전원 상승에 도달하기 전에 회로의 정상 동작을 동작시킨다. 이는 회로의 잔여부분을 무작위의 원치 않는 상태로 초기화시키게 된다. 그러한 원치 않는 상태의 일례가 특별 테스트 모드이다.It is conventional in the art to install the latch circuit 42, the time switch 48, and the delay inverter 72 string in the power-on reset circuit. However, the conventional power-on reset circuit which does not incorporate a reset circuit such as the reset circuit 60 shown in FIG. 4a is, in the case of power loss, if the state of the power-on circuit is not quickly reset. There is a tendency for incorrect operation when temporary power loss occurs. If the power supply is lost and then restored again before the power-on reset circuit has time to return to its correct initial state, the power-on reset circuit immediately loses "power-on" to the remainder of the circuit. By outputting a signal indicating that it has "completely occurred" (which is the same as the signal that was output at the time of power loss), thereby operating the circuit's normal operation before reaching a complete power up. An example of such unwanted state is a special test mode.

그러나, 본 발명의 실시예에 의하면, 전력-온 리세트 회로(40)는 추가로 리세트 회로(60)을 포함하는 것에 의해, 전원 Vcc가 일정 레벨 이하로 하강할 때에는 전력-온 리세트 회로(40)의 상태를 완전하게 그리고 신속하게 리세트 시킬 수 있게 하고 있다. 상기한 리세트 회로(60)는 N 채널 트랜지스터(62)를 포함하고 있는데, 이 트랜지스터의 소스-드레인간의 통로는 래치회로(42)의 교차 결합 노드(C2)와 Vcc 사이에 접속되어 있으며, 그의 게이트는 캐패시터(66)의 하나의 극판에 결합되어 있다. 상기한 커패시터(66)의 다른 하나의 극판은 Vss에 접속되어 있다. 또한 트랜지스터(62)의 게이트는 트랜지스터(68)(70)의 소스에도 접속되어 있다. N 채널 트랜지스터(68)(70)의 각각의 드레인은 Vcc에 접속되어 있으며, 트랜지스터(68)의 게이트는 트랜지스터(62)의 게이트에 그리고 트랜지스터(70)의 게이트는 Vcc에 접속되어 있다. 리세트 회로(60)의 동작과 관련하여 뒤에서 설명하는 바와같이, 트랜지스터(62)는 그의 한계 전압이 트랜지스터(68)의 한계 전압보다 작게 되도록 구성하는 것이 바람직하다. 이는 동 기술분야에서 공지된 바와같이, 트랜지스터(62)(68)에 대하여 한계 조정 이온 주입을 서로 다르게 함으로써 달성될 수 있으며, 이와는 달리 트랜지스터(62)의 W/L 비율을 트랜지스터(68)의 W/L 보다 상당히 크게 만들어줌으로써 달성될 수 있다.However, according to the embodiment of the present invention, the power-on reset circuit 40 further includes a reset circuit 60, so that the power-on reset circuit when the power supply Vcc falls below a certain level. The state of (40) can be reset completely and quickly. The reset circuit 60 includes an N-channel transistor 62 whose path between the source and the drain of the transistor is connected between the cross coupling node C2 of the latch circuit 42 and Vcc. The gate is coupled to one pole plate of capacitor 66. The other electrode plate of the above capacitor 66 is connected to Vss. The gate of the transistor 62 is also connected to the source of the transistors 68 and 70. Each drain of the N-channel transistors 68 and 70 is connected to Vcc, the gate of the transistor 68 is connected to the gate of the transistor 62, and the gate of the transistor 70 is connected to Vcc. As described later in connection with the operation of the reset circuit 60, the transistor 62 is preferably configured such that its limit voltage is less than the limit voltage of the transistor 68. This can be achieved by varying the threshold-adjusted ion implantation for transistors 62 and 68, as is known in the art, in contrast to changing the W / L ratio of transistor 62 to W of transistor 68. This can be achieved by making it considerably larger than / L.

다음은 리세트 회로(60)을 포함하여 전력-온 리세트 회로(40)의 동작에 관하여 Vcc 단자에 아무런 전력이 공급되지 않은 상태에서 시작하여 메모리(1)에 온전히 전력이 공급되는 상태에 걸쳐서 설명한 것이다. Vcc가 무전력 조건으로부터 일정한 비율로 상승할 때, 교차 결합 노드(C1)(C2)에 각각 접속된 캐패시터(44)(46)의 작용으로 인하여, 래치회로(48)는 노드(C1)를 "하이"레벨로, 노드(C2)를 "로우"레벨로 하는 상태로 설정된다. 교차 결합 노드(C2)의 "로우" 논리 레벨은, 6개의 인버터(72)를 경유하여, 라인(POR)상에 "로우"논리 레벨을 제공한다. 이는 메모리(1)의 잔여부분, 특히 평가 논리부(30)에 "메모리(1)가 아직 충분하게 전력을 공급받지 않았음"을 나타내주는 것이다.Next, the operation of the power-on reset circuit 40, including the reset circuit 60, starts with no power supplied to the Vcc terminal, and is supplied to the memory 1 completely. It is explained. When Vcc rises from a no-power condition at a constant rate, due to the action of capacitors 44 and 46 respectively connected to cross-coupled nodes C1 and C2, latch circuit 48 causes " node C1 " At the high level, the node C2 is set to a low level. The "low" logic level of cross coupled node C2 provides a "low" logic level on line POR via six inverters 72. This indicates that the remainder of the memory 1, in particular the evaluation logic 30, is "memory 1 not yet sufficiently powered."

이는 메모리(1)가 특별 테스트 모드로 진입하는 것을 방지한다. 이러한 초기 상태에서 리세트 회로(60)내의 트랜지스터(60)는, 캐패시터(66)와 접속된 그 게이트에 트랜지스터(70)를 통하여 충분한 전압이 충전되어 있지 않기 때문에 "오프"상태로 유지된다.This prevents the memory 1 from entering a special test mode. In this initial state, the transistor 60 in the reset circuit 60 remains in the " off " state because the gate connected to the capacitor 66 is not charged with sufficient voltage through the transistor 70.

전력 상승이 시작될 때에는 교차 결합 노드(C2)는 "로우"레벨로 되기 때문에, 상기 노드(C2)로부터 홀수 번째에 위치한 인버터(72)의 입력과 결합되어 있는 캐패시터(50)의 극판에 접속된 타임 스위치(48)내의 트랜지스터(52)의 게이트는 "로우"논리 레벨로 된다. 따라서 전력 상승기간 동안에 Vcc가 일정 레벨 이상으로 상승되면, 트랜지스터(52)는 "턴온"되며, 아울러 트랜지스터(52)는 트랜지스터(54)보다 훨씬 크기 때문에 트랜지스터(54)도 역시 "턴온"됨으로써 트랜지스터(52)(54)의 양 드레인의 접속 노드는 Vcc를 향해 풀업된다. 전력 상승에 따라 전원 Vcc가 일정 레벨 예컨데 3.3V 에 도달한 직후에는, 트랜지스터(58)의 게이트는 트랜지스터(52)의 드레인을 추종하기 때문에, 트랜지스터(58)도 역시 "턴온"되어 노드(C1)를 Vss를 향해 풀다운시키게 된다. 이에 따라 교차 결합 노드(C1)는 "로우"논리 레벨로 하강되어 레치회로(42)를 스위칭 시키므로 노드(C2)에는 "하이"논리 레벨에 나타나게 된다. 인버터(72)스트링내의 5번째 인버터의 입력에 있는 커패시터(50)를 충전하는 것을 포함하여 인버터(72)의 스트링을 통과하는데 필요한 기간이 경과된 다음에는, 라인(POR)은 "하이"논리 레벨로 상승함으로서 평가 논리부(30)을 포함한 메모리(1)의 잔여 부분에 "전력 상승이 발생되었음"을 나타낸다. Vcc가 트립 레벨에 도달한 시점과 라인(POR)상에 "하이"논리 레벨이 출력되는 시점 사이의 바람직한 지연 시간은 예컨데 10 나노초 정도가 좋다.Since the cross coupling node C2 is at the "low" level when the power rise starts, the time connected to the pole plate of the capacitor 50 coupled with the input of the inverter 72 located at an odd number from the node C2. The gate of transistor 52 in switch 48 is at the "low" logic level. Thus, if Vcc rises above a certain level during the power up period, transistor 52 is " turned on " and transistor 54 is also " turned on " The connection nodes of both drains 52) 54 are pulled up towards Vcc. Immediately after the power supply Vcc reaches a certain level, such as 3.3 V, as the power rises, the gate of the transistor 58 follows the drain of the transistor 52, so that the transistor 58 is also " turned on " Is pulled down towards Vss. Accordingly, the cross coupling node C1 is lowered to the "low" logic level to switch the latch circuit 42, so that the node C2 appears at the "high" logic level. After a period of time necessary to pass through the string of inverter 72, including charging the capacitor 50 at the input of the fifth inverter in the string of inverter 72, the line POR is at a "high" logic level. Rising to indicates that a "power increase has occurred" in the remaining portion of memory 1 including evaluation logic 30. The preferred delay time between when Vcc reaches the trip level and when the "high" logic level is output on the line POR is, for example, about 10 nanoseconds.

일단, 노드(C2)상의 "하이"논리 레벨이 인버터(72)의 스트링을 경유하게 되면, 캐패시터(50)는 트랜지스터(52)의 게이트를 "고"전압으로 만드는 상태로 충전되며, 이에 따라 P 채널 트랜지스터(52)는 "턴-오프"된다. 이때 그의 게이트에 Vcc가 인가되어 있는 트랜지스터(54)는의 동작으로 인하여, 트랜지스터(58)의 게이트는 풀다운되어 트랜지스터(58)를 "턴-오프"시키게 된다. 이에 따라 노드(C1)는 거기에 외부 구동 전압이 전혀 인가되지 않아도 래치회로(42)의 동작에 의해 "로우"논리 레벨로 유지된다. 그 결과, 리세트 회로(60)는, 전원 Vcc에 전압 손실이 있는 경우에 있어서 래치회로(42)를 용이하게 그 이전 상태로 리세트 시킬 수 있게 된다.Once the "high" logic level on node C2 passes through the string of inverter 72, capacitor 50 is charged to a state that makes the gate of transistor 52 "high" voltage, thus P Channel transistor 52 is " turned off ". At this time, due to the operation of the transistor 54 having Vcc applied to its gate, the gate of the transistor 58 is pulled down to "turn off" the transistor 58. Accordingly, the node C1 is maintained at the "low" logic level by the operation of the latch circuit 42 even when no external drive voltage is applied thereto. As a result, the reset circuit 60 can easily reset the latch circuit 42 to its previous state when there is a voltage loss in the power supply Vcc.

그리고, 전력 상승 이후에는, N 채널 트랜지스터(70)의 동작으로 인하여, 트랜지스터(62)의 게이트는 대략 Vcc-Vt₇₀(여기서, Vt₇₀은 트랜지스터 70의 한계 전압임)에 해당하는 전압으로 되며, 이는 다시 트랜지스터(62)를 "턴온"시키게 된다. 이에 따라, 노드(C2)는 트랜지스터(62)에 의해 Vcc에 연결되며, 트랜지스터(62)는 노드(C2)를 "하이"상태로 유지하는데 기여할 뿐만 아니라, 래치회로(42)의 동작에 의해 노드(C1)를 "로우"상태로 유지하는데 기여한다. 따라서, Vcc가 전력 상승된 채로 유지되어 있는 한, 래치 회로(42)는 상기 노드 상태를 그대로 유지하게 되며, 상기 전력 상승 상태는 라인(POR)에서 "하이"논리 레벨로 나타나게 된다.After the power up, due to the operation of the N-channel transistor 70, the gate of the transistor 62 becomes a voltage corresponding to approximately Vcc-Vt ₇₀ (where Vt ₇₀ is the limit voltage of the transistor 70), This in turn "turns on" transistor 62. Accordingly, node C2 is connected to Vcc by transistor 62, which not only contributes to keeping node C2 "high", but also by the operation of latch circuit 42. Contributes to keeping C1 "low". Thus, as long as Vcc remains powered up, latch circuit 42 remains in the node state, and the power up state is represented by a "high" logic level on line POR.

그러나, 전원(VCC)의 전압이 그의 공칭 동작 레벨 이하의 어느 레벨로 하강하는 경우에는, 전력-온 리세트 회로(40)는 리세트 회로(60)의 의해 리세트 된다. Vcc가 0[V]를 향해 하강할 때, 트랜지스터(62)의 게이트 Vcc를 추종하면서 Vcc 전압보다 큰 대략 Vt₆₈로 유지된다. 이 전압은, 전원 Vcc가 0[V]에 도달할 때, 트랜지스터(62)의 게이트에 그대로 유지되는데, 이와 같은 동작은 캐패시터(66)가 미리 Vcc-Vt₇₀으로 충전되어 있고 아울러 트랜지스터(68)가 순바이어스된 다이오드로서 작용하고 있는 점에 기인하고 있다. 상술한 바와 같이, 트랜지스터(62)의 한계 전압은 트랜지스터(68)의 한계 전압보다 낮기 때문에, 전원 Vcc가 0[V]에 도달할 때, 트랜지스터(62)는 "턴온"된다. 이에 따라, 래치회로(42)의 교차 결합 노드(C2)는 "로우"논리 레벨(즉, 영볼트)로 되어있는 Vcc로 방전하게 된다.However, when the voltage of the power supply VCC drops to any level below its nominal operating level, the power-on reset circuit 40 is reset by the reset circuit 60. When Vcc falls toward 0 [V], it is maintained at approximately Vt ₆₈ which is greater than the Vcc voltage while following the gate Vcc of the transistor 62. This voltage is maintained at the gate of the transistor 62 when the power supply Vcc reaches 0 [V]. This operation is such that the capacitor 66 is previously charged with Vcc-Vt ₇₀ and the transistor 68 This is due to the fact that is acting as a forward biased diode. As described above, since the threshold voltage of the transistor 62 is lower than the threshold voltage of the transistor 68, when the power supply Vcc reaches 0 [V], the transistor 62 is "turned on". As a result, the cross coupling node C2 of the latch circuit 42 discharges to Vcc at the "low" logic level (ie, zero volts).

제4a도의 회로를 대부분 CMOS로 구현하는데에는 P채널 트랜지스터 보다는 N 채널 트랜지스터(70)의 사용이 중요하다. CMOS에서 관례적으로 되어 있는 바와 같이, P채널 트랜지스터들이 그 안에 형성되는 N형 웰 영역은 Vcc로 바이어스 됨으로써, P채널 트랜지스터들의 소스-웰 접합은 순바이어스되지 않게 된다. 만약 트랜지스너(70)대신에 P채널 트랜지스터를 사용하게 되면(물론, 동일 기능을 수행하기 위해 그의 게이트느 트랜지스터(62)의 게이트에 접속됨), 전원 Vcc가 접지로 하강할 때, 트랜지스터(62)의 게이트는 Vt₆₈보다는 순바이어스된 P-N접합 전압 강하(0.7V정도)로 클램프된다. 트랜지스터(62)의 한계 전압이 상기 전압 강하보다 크게 되면, 트랜지스터(62)는 도통되지 않고 리세트 회로(60)는 래치 회로(42)내의 노드(C2)를 급속히 방전하도록 동작하지 않게된다.To implement most of the circuit of FIG. 4A in CMOS, the use of the N-channel transistor 70 is more important than the P-channel transistor. As is customary in CMOS, the N-type well region in which the P-channel transistors are formed is biased at Vcc, so that the source-well junction of the P-channel transistors is not forward biased. If a P-channel transistor is used instead of the transistor 70 (of course, its gate is connected to the gate of transistor 62 to perform the same function), when the power supply Vcc falls to ground, the transistor ( 62), the gate is clamped to a net bias the PN junction voltage drop (0.7V or so) than Vt _68. When the threshold voltage of the transistor 62 is greater than the voltage drop, the transistor 62 is not conductive and the reset circuit 60 does not operate to rapidly discharge the node C2 in the latch circuit 42.

따라서, 바람직하게는 N 채널 트랜지스터(70)를 사용하는 것에 의해, Vcc가 하강할 때 트랜지스터(70)는 트랜지스터(62)의 게이트에 역바이어스 된 다이오드를 제공하여 트랜지스너(62)의 게이트를 V_t의 전압으로 하강시키게 된다.Thus, preferably by using the N-channel transistor 70, when the Vcc falls, the transistor 70 provides a reverse biased diode to the gate of the transistor 62 to close the gate of the transistor 62. The voltage drops to V _t .

Vcc가 하강할 때 노드(C2)가 접지로 방전되면 Vcc상의 전압 손실이 짧은 경우에 있어서도 전력-온 리세트 회로(40)은 정확하게 동작하게 된다. 전력-온 리세트 회로(40)의 올바른 동작이란, 전력 상승되었을 때, [다시 말해서 Vcc가 일정레벨 이상으로 일정시간(즉, 라인 POR이 "하이"는 리 레벨로 복귀하는 시간)동안 유지될 때까지] 소정의 시간동안 라인(POR)상에 "로우"논리 레벨을 발생하는 것이다. 그러한 동작을 위해서는, 제4a도의 회로에 있어서, 래치 회로(42)는, 전력 상승되었을때, 노드(C1)를 "하이", 노드(C2)를 "로우"로 하는 상태에 설정되어야 하며, 타임 스위치(48)는 그후 래치 회로(42)를 스위칭 시켜 라인(POR)상에 "하이"논리 신호를 발생시키게 된다. 일시적인 전력손실이 있는 경우에 있어서, 그후 올바른 전력-온 리세트 과정(및 특별 테스트 모드의 폐쇄)가 요망될 때, 리세트 회로(60)는 트랜지스터(62)를 통하여 노드(C2)(그리고 캐패시터 46)를 방전 시킴으로써 래치 회로(42)를 확실하게 리세트시키게 된다. 리세트 회로(60)에 의해 상기 방전 경로가 제공되지 않으면, 캐패시터(46)는 누설로 인하여 충분하게 방전되지 않게 되며, 그 결과 전원 Vcc에 일시적인 전압 손실이 있은 후 전력 상승이 되었을 때 노드(C2)는 다시 "로우"논리 레벨로 설정되어 버리게 된다.If node C2 is discharged to ground when Vcc falls, the power-on reset circuit 40 operates correctly even when the voltage loss on Vcc is short. Correct operation of the power-on reset circuit 40 means that when the power is turned on, [that is, the time Vcc is held above a certain level for a certain time (i.e., the time when the line POR returns to the high level). Until a low level logic level on the line POR for a predetermined time. For such an operation, in the circuit of FIG. 4A, the latch circuit 42 should be set to a state where the node C1 is " high " and the node C2 is " low " The switch 48 then switches the latch circuit 42 to generate a "high" logic signal on the line POR. In the case of temporary power loss, then when the correct power-on reset procedure (and closing of the special test mode) is desired, the reset circuit 60 passes through the transistor 62 to the node C2 (and the capacitor). By discharging 46, the latch circuit 42 is reliably reset. If the discharge path is not provided by the reset circuit 60, the capacitor 46 will not be sufficiently discharged due to leakage, resulting in a node C2 when the power rises after a temporary voltage loss in the power supply Vcc. ) Is set back to the "low" logic level.

그리고, 캐패시터(66)는 전력 상승이 개시될 때, 트랜지스터(62)의 "턴온"속도를 이완시키게 된다. 이로 말미암아, 바로 타임 스위치(48)의 동작에 의해서 래치 회로(42)는 트랜지스터(62)를 통해 노드(C2)를 너무 빠르게 충전시키게 하지 않고, 오히려 전력 상승되었을때 상태 변화를 하게 되 는 것이다. 따라서, 캐패시터(66)에 의해서, 리세트 회로(60)는 전력 상승 순서 동안에 전력-온 리세트 회로(40)의 동작에 지장을 주지 않게 된다.Capacitor 66 then relaxes the " turn on " speed of transistor 62 when power up begins. As a result, the operation of the time switch 48 causes the latch circuit 42 not to charge the node C2 too quickly through the transistor 62, but rather to change state when powered up. Thus, by the capacitor 66, the reset circuit 60 does not interfere with the operation of the power-on reset circuit 40 during the power-up sequence.

다음은, 제4b도 및 제4c도를 참조하여, 리세트 회로(60)대신에 전력-온 리세트 회로(40)에 내장되는 다른 실시예의 리세트 회로(60a)(60b)의 구성과 동작을 상세히 설명한 것이다. 제4b도는 트랜지스터(62)를 포함한, 제1의 다른 실시예에 따른 리세트 회로(60a)를 도시한 것으로서, 상기 트랜지스터(62)의 소스-드레인 통로는 제4a도의 리세트 회로(60)내부에서 처럼 교차 결합 노드(C2)와 Vcc사이에 접속되며, 그의 게이트는 트랜지스터(60)의 소스단자에 접속된다. 그러나, 리세트 회로(60a)는, 제4a도의 리세트 회로(60)와는 달리, 트랜지스터(62)의 게이트와 Vss사이에 접속되는 캐패시터(66)를 포함하지 않는다. 트랜지스터(68)는, 제4a도의 경우에서와 같이, 다이오드 형태로 구성되어 그의 소스-드레인 통로는 Vcc와 트랜지스터(62)의 게이트 사이에 접속되어 있고 그의 게이트는 트랜지스터(62)의 게이트에 접속되어 있다. N 채널 트랜지스터(70)(71)는 다이오드 형태로 구성되어 Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 접속되어 있는데, 그의 배열 방향에 있어서 양 트랜지스터들은 트랜지스터(62)의 게이트에 대하여 양(+)의 값을 갖는 Vcc로 순바이어스 되어 있다.Next, referring to FIGS. 4B and 4C, the configuration and operation of the reset circuits 60a and 60b of another embodiment, which are incorporated in the power-on reset circuit 40 instead of the reset circuit 60, will be described. Will be described in detail. 4B shows a reset circuit 60a according to another first embodiment, including transistor 62, wherein the source-drain passage of transistor 62 is internal to reset circuit 60 of FIG. 4A. Is connected between the cross coupling node C2 and Vcc, and its gate is connected to the source terminal of the transistor 60. However, unlike the reset circuit 60 of FIG. 4A, the reset circuit 60a does not include the capacitor 66 connected between the gate of the transistor 62 and Vss. Transistor 68 is configured in the form of a diode, as in the case of FIG. 4A, with its source-drain passage connected between Vcc and the gate of transistor 62 and its gate connected to the gate of transistor 62 have. The N-channel transistors 70 and 71 are configured in the form of a diode and are connected in series between Vcc and the gate of the transistor 62. In the arrangement direction, both transistors are positive (+) with respect to the gate of the transistor 62. It is forward biased to Vcc with the value of).

제4b도의 리세트 회로(60a)는, Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 설치된 트랜지스터(70)(71)로 인하여, Vcc의 전력 상승 중에 트랜지스터(62)의 게이트에 대한 충전을 지연시켜 클램프시키므로,(제4a도에 도시됨)래치 회로(42)가 스위칭되고 난 다음까지는 트랜지스터(62)는 "턴온"되지 않게 된다. 필요에 따라 트랜지스터(62)의 "턴온"을 더욱 지연시키고자 하는 경우에는, 트랜지스터(70)(71)에 직렬로 추가의 트랜지스터를 설치하면 된다. 그러나, 트랜지스터(62)가 전원(Vcc)의 하강시 노드(C2)를 방전시키도록 하기 위해서는, Vcc와 트랜지스터(62)의 게이트 사이에 직렬로 설치되는 모든 트랜지스터의 갯수는, 트랜지스터(62)의 게이트 전압이 그 한계 전압 이하의 전압으로 클램프될 정도로 많아서는 안된다. 만약 이러한 경우가 일어나게 되면, 트랜지스터(62)는 전력 상승중에 "턴온"되지 않을 뿐만 아니라 전력 하강 중에도 "턴 온"되지 않게되어 결국 리세트 회로(60)의 동작을 불가능하게 한다. 한편, 제4b도에서 직렬로 연결된 트랜지스터(70)(71)와 결합하여, 제4a도의 캐패시터(66)과 유사한 방법으로, 트랜지스터(62)의 게이트에 하나의 트랜지스터를 접속하는 것에 의해, 트랜지스터(62)의 클램프 전압에 하등의 영향을 주지 않고도 전력 상승중에 트랜지스터(62)의 게이트에 대한 충전을 지연시키는데 더욱 기여할 수 있다.The reset circuit 60a of FIG. 4B delays the charging of the gate of the transistor 62 during the power rise of Vcc due to the transistors 70 and 71 provided in series between Vcc and the gate of the transistor 62. In this case, the transistor 62 is not " turned on " until the latch circuit 42 is switched (as shown in FIG. 4A). In order to further delay the "turn on" of the transistor 62 as necessary, an additional transistor may be provided in series with the transistors 70 and 71. However, in order for the transistor 62 to discharge the node C2 when the power supply Vcc falls, the number of all transistors provided in series between the Vcc and the gate of the transistor 62 is equal to that of the transistor 62. The gate voltage should not be high enough to clamp to a voltage below that limit voltage. If this happens, the transistor 62 is not only " turned on " during power up, but also " turned on " during power down, thus disabling the operation of the reset circuit 60. On the other hand, in combination with the transistors 70 and 71 connected in series in FIG. 4B, one transistor is connected to the gate of the transistor 62 in a manner similar to the capacitor 66 in FIG. It may further contribute to delaying the charge to the gate of transistor 62 during power up without affecting the clamp voltage of 62 at all.

제4c도에는, 제4a도 리세트 회로(60)대신에, 전력-온 리세트 회로(40)내에 사용될 수 있는, 본 발명의 다른 실시예에 의한 리세트 회로(60b)가 도시되어 있다. 제4c도의 리세트 회로(60b)는 제4a도의 리세트 회로(60)와 유사하게 구성되어 있는데, 그 내부의 트랜지스터(62)의 소스-드레인 통로는 래치 회로(42)의 교차 결합 노드(C2)와 Vcc사이에 접속되어 있다. 트랜지스터(62)의 게이트는 N 채널 트랜지스터(70)에 접속되어 있는 동시에 캐패시터(66)의 하나의 극판에도 접속되어있다. 트랜지스터(70)는, 제4a도에서와 같이, Vcc트랜지스터(62)의 게이트 사이에 다이오드 형태로 접속되여 있으며, 트랜지스터(70)의 게이트는 Vcc에 접속되어 있다. 리세트 회로(60b)는 또한 N 채널 트랜지스터(68)(73)를 포함하고 있는데, 이들의 소스-드레인 통로는 Vcc와 트랜지스터(62)의 게이트 사이에서 직렬로 접속되어 있으며, 이들 각각의 게이트는 트랜지스터(62)의 게이트에 접속되어 있다. 트랜지스터(68)(73)는 이들의 한계 전압이 트랜지스터(62)의 한계 전압과 동일하게 되도록 제작될 수 있다.4C shows a reset circuit 60b according to another embodiment of the present invention, which can be used in the power-on reset circuit 40 instead of the reset circuit 60 in FIG. 4A. The reset circuit 60b of FIG. 4c is configured similarly to the reset circuit 60 of FIG. 4a, in which the source-drain passage of the transistor 62 therein is a cross coupling node C2 of the latch circuit 42. ) And Vcc. The gate of the transistor 62 is connected to the N-channel transistor 70 and also to one electrode plate of the capacitor 66. As shown in FIG. 4A, the transistor 70 is connected in the form of a diode between the gates of the Vcc transistor 62, and the gate of the transistor 70 is connected to Vcc. Reset circuit 60b also includes N-channel transistors 68 and 73, whose source-drain passages are connected in series between Vcc and the gate of transistor 62, each of which is a gate. It is connected to the gate of the transistor 62. Transistors 68 and 73 can be fabricated such that their limit voltages are equal to the limit voltages of transistors 62.

제4a도와 관련하여 위에서 설명한 바와 같이, 리세트 회로(60a),(60b)가 올바르게 동작하기 위해서는, 전원 Vcc가 심지어 0[V]까지 하강될 때에 있어서도 트랜지스터(62)는 도통되어야 한다. 리세트 회로(60)에서 이것은, 트랜지스터(62)(68)를 제작함에 있어서 이들 트랜지스터의 한계 전압을 서로 다르게 하여 트랜지스터(62)의 한계 전압이 트랜지스터(68)의 한계 전압보다 작게 되도록 함으로써 달성될 수 있다. 그러나, 그러한 제작 요건은 메모리(1)를 제조하는데 사용되는 제작 공정에는 호환성을 가지지 않를 수도 있다. 더우기, 집적 회로의 제조 공정에 있어서의 많은 변수들은 한계 전압에 상당한 영향을 미치는 것으로 알려져 있다. 다른 실시예의 리세트 회로(60b)는, 직렬 트랜지스터(68)(73)의 사용으로 인하여, 리세트 회로(60)보다 잠재력으로 감축된 공정 감도를 갖는 회로를 제공하게 된다.As described above in connection with FIG. 4A, for the reset circuits 60a and 60b to operate correctly, the transistor 62 must be turned on even when the power supply Vcc is lowered to 0 [V]. In the reset circuit 60 this is achieved by making the threshold voltages of these transistors different in the fabrication of the transistors 62 and 68 so that the threshold voltage of the transistor 62 is smaller than the threshold voltage of the transistor 68. Can be. However, such fabrication requirements may not be compatible with the fabrication process used to fabricate the memory 1. Moreover, many variables in the manufacturing process of integrated circuits are known to have a significant effect on the limit voltage. The reset circuit 60b of another embodiment provides a circuit having a process sensitivity that is potentially reduced than the reset circuit 60 due to the use of the series transistors 68 and 73.

전력 상승되었을때 리세트 회로(60b)는 제4a도의 리세트 회로(60)과 유사하게 동작한다. 전원(Vcc)이 하강할 때, 트랜지스터(62)의 게이트가 떨어지게 될 전압으로서 트랜지스터(68)(73)에 의해 유지되는 전압의 크기는 Vcc + V_T68+ V_ds73가 되는데, 여기서 V_ds73은 트랜지스터(73)의 소스-드레인 통로에 있어서의 직렬 전압 강하를 나타낸다. 따라서, 트랜지스터(62)(68)의 한계 전압이 서로 같은 상태(즉, V_t62= V_t68)에서, 일단 트랜지스터(70)가 전력강하시 역바이어스 되면, 트랜지스터(62)의 게이트 전압은 Vcc(즉, 트랜지스터 62의 소스 전압)보다 그의 한계 전압 만큼 높아지게 된다. 따라서, 트랜지스터(62)는 노드(C2)를 하강 전압 Vcc로 방전시켜 래치 회로(42)를 리세트시키는 기능을 한다.When the power is turned on, the reset circuit 60b operates similarly to the reset circuit 60 of FIG. 4A. When the power supply Vcc falls, the magnitude of the voltage held by the transistors 68 and 73 as the voltage at which the gate of the transistor 62 will drop becomes Vcc + V _T68 + V _ds73 , where V _ds73 is the transistor. The series voltage drop in the source-drain passage of 73 is shown. Therefore, in a state where the threshold voltages of the transistors 62 and 68 are equal to each other (that is, V _t62 = V _t68 ), once the transistor 70 is reverse biased at power down, the gate voltage of the transistor 62 becomes Vcc ( That is, the threshold voltage is higher than the source voltage of the transistor 62). Therefore, the transistor 62 functions to discharge the node C2 to the falling voltage Vcc to reset the latch circuit 42.

리세트 회로(60b)에서 전원 Vcc가 전력 상승되었을 때 트랜지스터(62)의 게이트 전압을 제어하는데에는, 트랜지스터(73)를 다이오드 구조로 하는 것보다는 트랜지스터(73)의 게이트를 트랜지스터(62)의 게이트에 접속하는 것이 바람직하다.In the reset circuit 60b, when the power supply Vcc is powered up, the gate voltage of the transistor 62 is controlled. Instead of the transistor 73 having a diode structure, the gate of the transistor 73 is connected to the gate of the transistor 62. It is preferable to connect to.

전압 V_ds73의 크기는 트랜지스터(73)의 한계 전압보다 작으며, 따라서, 트랜지스터(62)의 게이트 전압은 교차 결합 모드(C2)를 방전시키는데 필요한 전압보다 크기 않게 된다. 이는, 전원 Vcc가 상승될 때 Vcc의 전압이 트랜지스터(68)(70)(73)을 경유하여 트랜지스터(62)의 게이트에 용량 결합되어 전원 Vcc의 상승시 트랜지스터(62)의 게이트에 나타나는 어떠한 전압과도 합하여지도록 되어 있기 때문에, 유익한 것이 된다. 위에서 설명한 바롸 같이, 타임 스위치(48)가 동작하면 Vcc가 완전하게 상승되기 이전에 래치 회로(42)의 스위칭이 일어나게 되므로, 타임 스위치(48)의 동작 이전에 트랜지스터(62)가 "턴온"되지 않도록 하는 것이 바람직하다. 전원 Vcc의 전력 상승시 트랜지스터(62)의 게이트 전압이 커지게 되면, 상기한 바와 같은 트랜지스터(62)를 통한 때이른 도통이 일어날 가능성도 증가하게 된다. 따라서, 리세트 회로(60b)는 트랜지스터(62)의 게이트 전압을 전력하강 중에도 도통을 일으킬 수 있을 정도로 높게 유지시켜 주지만, 그러나 지나치게 높게하지는 않게하여, 상기한 바와 같이 원치 않는 도통의 가능성을 감소시키고 있다.The magnitude of the voltage V _ds73 is smaller than the threshold voltage of the transistor 73, so that the gate voltage of the transistor 62 is no greater than the voltage required to discharge the cross coupling mode C2. This means that the voltage of Vcc is capacitively coupled to the gate of transistor 62 via transistors 68, 70 and 73 when the power supply Vcc is raised, so that any voltage that appears at the gate of transistor 62 when the power supply Vcc is raised. It is advantageous because it is to be combined with the excess. As described above, when the time switch 48 operates, switching of the latch circuit 42 occurs before Vcc is fully raised, so that the transistor 62 is not " turned on " before the operation of the time switch 48. It is desirable to avoid. When the gate voltage of the transistor 62 increases when the power supply Vcc rises in power, the possibility of premature conduction through the transistor 62 as described above also increases. Thus, the reset circuit 60b keeps the gate voltage of the transistor 62 high enough to cause conduction even during a power drop, but not so high that it reduces the likelihood of unwanted conduction as described above. have.

다른 실시예의 리세트 회로(60b)에서, 공정 감도의 감소는 차동 한계 전압에 대한 회로 동작의 의존성을 감소로부터 얻어진다. 사실상, 트랜지스터(62)(68)은 집적 회로 내에서 똑 같은 크기로 동일한 위체에 제작될 수 있는 것이기 때문에, 공정에 있어서의 변화는 트랜지스터(62)(68)에 똑 같이 영향을 미치게 된다. 직렬 트랜지스터를 포함 함으로 인하여, 전력 강하 조건에서 트랜지스터(62)는 래치회로(42)를 리세트시킬 수 있는 정도로 충분히 오랫동안 도통상태로 유지된다.In the reset circuit 60b of another embodiment, the reduction in process sensitivity results from reducing the dependence of circuit operation on the differential limit voltage. In fact, since the transistors 62 and 68 can be fabricated in the same size and in the same place in an integrated circuit, changes in the process will equally affect the transistors 62 and 68. By including the series transistors, the transistor 62 remains conductive for long enough to reset the latch circuit 42 under power drop conditions.

물론, 제4a도의 리세트 회로(60)에 비하여, 제4b도 및 제4c도에 도시된 다른 실시예의 리세트 회로(60a)(60b)는 하나 또는 그 이상의 트랜지스터를 추가로 필요로 하고 있는 것이다. 본 기술 분야에 통상의 지식을 가진자라면, 제작 공정의 변화, 회로의 요구사항이나 설계하고자 하는 특정 회로의 기타 인자에 따라, 상기한 2가지 다른 실시예 및 기타 자명한 대용적 실시예중의 어느 하나를 선택하여 사용할 수 있을 것으로 본다.Of course, compared to the reset circuit 60 of FIG. 4a, the reset circuits 60a and 60b of the other embodiments shown in FIGS. 4b and 4c additionally require one or more transistors. . One of ordinary skill in the art will be aware of any of the above two other embodiments and other obvious alternatives, depending on variations in fabrication processes, circuit requirements, or other factors of the particular circuit to be designed. I think you can use one.

지금까지는, 전력-온 리세트 회로(40)의 리세팅 동작과 관련하여 리세트 회로(60, 60a, 60b)들의 동작상의 유익한 점이나 이점을 설명하여 왔지만, 상기한 리세트 회로들은 메모리(1)내의 여타 회로 부분에도 사용될 수 있을 뿐만 아니라, 다른 종류의 집적 회로에도, 그 내부에 메모리 기능을 가지고 있는지의 여부에 관계없이, 사용될 수 있는 점에 주목해야 할 것이다. 예를 들면, 그러한 회로에 있어서, 전력-온 리세트 회로에 의존함이 없이 전원의 전력 하강시 신속하게 방전이 이뤄져야 할 필요가 있는 특정한 노드가 그 일례로 될 수 있다. 여기서, 리세트 회로(60, 60a, 60b)는, 도면에 예시된 실시예에 있어서 방전되도록 되어있는 교차 결합 노드(C2)대신에, 상기한 특정 노드에 접속됨으로써 이 특정 노드를 방전시키는데 사용될 수 있는 것이다.Up to now, the operational benefits or advantages of the reset circuits 60, 60a, and 60b have been described in connection with the reset operation of the power-on reset circuit 40. However, the above-described reset circuits have been described in detail. It should be noted that not only can be used for other circuit parts in the above, but also for other types of integrated circuits, regardless of whether they have a memory function therein. For example, in such a circuit, a particular node may need to be discharged quickly upon power down of the power source without depending on the power-on reset circuit. Here, the reset circuits 60, 60a, 60b can be used to discharge this particular node by connecting to that particular node, instead of the cross coupling node C2, which is intended to be discharged in the embodiment illustrated in the figure. It is.

[평가 논리부][Evaluation logic]

제5a도를 참조하여, 평가 논리부(30)의 구성과 동작을 상세히 설명하기로 한다. 위에서 설명한 바와 같이, 라인(POR)(TRST)은 평가 논리부(30)의 입력이며, 본 실시예에서 라인(POR)(TRST)은 NAND 게이트(76)의 2개의 입력에 각각 접속 되어 있으며, 상기NAND 게이트는 인버터(78)을 경유하여 라인(RST_)을 구동하도록 되어 있다. 제4a도와 관련하여 앞에서 설명한 바와같이, 메모리(1)에 대해 소정시간 동안 안전하게 전력 상승이 되고 난 후에, 라인(POR)은 "하이"레벨로 되며, 반면에 전원 Vcc가 손실되거나 바로 직전에 전력상승이 된 기간에는 라인(POR)이 "로우"논리 레벨로 된다. 제1도에 관련하여 앞에서 설명한 바와 같이, 칩 동작 입력(E1)(E2)을 통하여 메모리(1)가 선택되지 않으면 라인(TRST)은 "하이"논리 레벨이 되며, 메모리(1)가 선택될 때에는 라인(TRST)은 "로우"논리 레벨이 된다. 따라서, 라인(POR) 또는 (TRST)중의 어느 하나가 "로우"논리 레벱로 될 때에는, 라인(RST_)은 "로우"논리 렐벨로 되어 테스트 모드 동작 회로(29)를 리세트 시킴으로써, 이하에서 설명하는 바와 같이, 테스트 모드에의 진입을 방지한다. 메모리(1)에 대하여 완전히 전력이 상승되어 있으면서 칩 동작 입력(E1)(E2)을 통하여 메모리(1)가 선택되지 않았을 경우에만, 라인(RST_)은 "하이"논리 렐벨로 되어 예컨데 특별 테스트 모드와 같은 특별 동작 모드에의 진입을 허용하게 된다.Referring to FIG. 5A, the configuration and operation of the evaluation logic unit 30 will be described in detail. As described above, the line (POR) TRST is an input of the evaluation logic section 30, and in this embodiment, the line (POR) TRST is connected to two inputs of the NAND gate 76, respectively. The NAND gate is configured to drive the line RST_ via the inverter 78. As described above with respect to FIG. 4A, after a safe power up for a predetermined time with respect to the memory 1, the line POR goes to the "high" level, while the power supply Vcc is lost or immediately before power. In the rising period, the line POR becomes a "low" logic level. As described above with respect to FIG. 1, if the memory 1 is not selected through the chip operation inputs E1 and E2, the line TRST becomes a "high" logic level, and the memory 1 may be selected. At that time, the line TRST is at the "low" logic level. Therefore, when either one of the lines POR or TRST becomes the "low" logical level, the line RST_ becomes the "low" logical level and resets the test mode operation circuit 29, which will be described below. As such, entry into the test mode is prevented. Only when the memory 1 is not selected via the chip operation inputs E1 and E2 while the power is fully raised with respect to the memory 1, the line RST_ becomes a "high" logic level, for example in a special test mode. Allow entry into a special mode of operation.

또한, 앞에서도 설명한 바와 같이, 평가 논리부(30)는 라인(A1)(CKBHV)상의 입력을 수신한다. 어드레스 단자(A1)로부터 연장된 라인(A1)은, 본 실시예에서, 2개의 활용가능한 테스트 모드 중에서 희망하는 하나의 모드를 선택한다. 선택된 어드레스 입력(A3)상의 과전압 조건의 수신를 나타내는 라인(CKBHV)상의 "하이"논리 레벨은 희망하는 테스트 모드를 선택하기 위한 어드레스 단자(A1)의 상태에서 유효하게 클럭킹된다. 이것은 평가 논리부(30)내의 NAND 게이트(80₁)(80₀)에 의해서 수행되는데, 이들 NAND게이트의 각각은 라인(CKBHV)에 접속되는 하나의 입력을 구비하고 있는 한편 NANA 게이트(80₀)의 다른 하나의 입력은 라인(A1)에 비반전 상태로 접속되고 NAND 게이트(80₀)의 다른 하나의 입력은 인버터(82)를 개재하여 라인(A1)에 접속되어 있다. 각각의 NAND 게이트(80)은 인버터(81)를 통하여 상보적인 출력을 제공한다. 이리하여 NAND 게이트(80₀)는 라인(CK4)(CK4_)상의 신호를 구동하게 되고, NAND게이트(80₁)는 라인(CK1)(CK1_)상의 신호를 구동하게 된다.In addition, as described above, the evaluation logic unit 30 receives an input on the line A1 (CKBHV). The line A1 extending from the address terminal A1 selects the desired one of the two available test modes in this embodiment. The "high" logic level on the line CKBHV indicating reception of the overvoltage condition on the selected address input A3 is effectively clocked in the state of the address terminal A1 for selecting the desired test mode. This is done by the NAND gates 80 ₁ (80 ₀ ) in the evaluation logic section 30, each of which has one input connected to the line CKBHV, while the NANA gate 80 ₀ . The other input of is connected in a non-inverting state to line A1 and the other input of NAND gate 80 ₀ is connected to line A1 via inverter 82. Each NAND gate 80 provides a complementary output through an inverter 81. Thus, the NAND gate 80 ₀ drives the signal on the line CK4 (CK4_), and the NAND gate 80 ₁ drives the signal on the line CK1 (CK1_).

다음에는, 제5b도를 참조하여, 상기한 평가 논리부(30)의 다른 실시예인 평가 논리부(30a)를 설명한다. 본 명세서에서 논의되고 있는 바와 같이, 테스트 모드에의 비의도적인 진입에 대한 안전이 요망되므로, 잡음, 전력 강하 및 전력 상승의 연속, 핫트 소켓트 삽입 등과 같은 사건에 의해 특별 동작 모드 혹은 테스트 모드에 대한 진입이 야기되지 않아야 한다. 평가 논리부(30 a)는 특별 테스트 모드를 선택하는데 확장 코드의 준비를 요구함으로써, 상기한 바와 같은 비의도적인 테스트 모드의 진입에 대한 안전을 강구하고 있다.Next, with reference to FIG. 5B, the evaluation logic unit 30a which is another embodiment of the evaluation logic unit 30 described above will be described. As discussed herein, safety against unintentional entry into the test mode is desired, and therefore may result in a special operating mode or test mode due to events such as noise, power drop and power rise, hot socket insertion, and the like. No entry shall be caused. The evaluation logic section 30a requires the preparation of an extension code to select a special test mode, thereby taking safety against entering the unintentional test mode as described above.

전술한 McAdams씨의 수인의 논문에 기재된 바와 같은 종래 기술은 다수의 특별 테스트 모드중의 어느 하나를 선택하기 위한 어드레스 단자를 이용하고 있다. 그런데, 이러한 기술에 있어서는, 어느 하나의 특별 테스트 모드의 선택을 위해 사용되는 단자의 갯수는 활용가능한 모든 모드를 독특하게 선택하는데 필요한 만큼의 단자의 갯수만으로 최소화되어 있다. 예컨데, McAdams씨등의 논문에서는, 10개의 모드를 선택하는데 최소의 어드레스 단자의 갯수로서 4개의 단자가 사용된다. 따라서, 상술한 바와 같은 잡음, 전력 상승 및 여타 유사한 상황에서, 과전압이나 기타 선택 조건이 존재하는 경우에는, 어느 하나의 특별 테스트 모드에 진입할 가능성이 상당히 높다.The prior art, as described in McAdams's earlier paper, uses an address terminal for selecting any of a number of special test modes. In this technique, however, the number of terminals used for the selection of any one special test mode is minimized only by the number of terminals necessary to uniquely select all available modes. For example, in McAdams et al., Four terminals are used as the minimum number of address terminals to select ten modes. Thus, in the noise, power rise, and other similar situations described above, there is a high probability of entering any one of the special test modes if there is an overvoltage or other selection condition.

더우기, McAdams씨 등의 논문과 같은 종래 기술에 있어서는, 모든 어드레스 단자가 동일 논리베벨(즉, 모두 "0")로 되어 이뤄지는 하나의 코드에 의해서 어느 특정 테스트 모드가 선택될 수 있게 되어 있다. 이러한 조건은 전력 상승 또는 "핫트 소켓트"삽입 기간에 상당히 존재할 가능성이 많으며, 따라서 다수의 모드 경에서 어느 하나를 선택하는데 사용되는 단자들이 모두 동일 논리 벨로 되어 있는 상태에서 과전압 또는 기타 선택 조건이 존재하면 어느 특별 테스트 모드의 선택이 일어날 수 있게 된다.Furthermore, in the prior art such as McAdams et al., Any particular test mode can be selected by one code in which all address terminals are made of the same logic bevel (i.e., all "0"). These conditions are most likely to exist during power-up or "hot socket" insertion periods, so overvoltage or other selection conditions exist when the terminals used to select either in multiple modes are all on the same logical bell. This allows selection of any special test mode.

평가 논리부(30a)는, 메모리(1)에서 선택할 수 있는 모든 테스트(또는 기타의)모드의 갯수에 관련하여 요구되는 어드레스 단자의 최소 갯수 이상의 단자를 사용함으로써(즉, 어드레스 단자로부터 선택되어지는 활용가능한 선택 코드가 연산 코드와 함께 드문드문 산재되게 함으로써), 상기한 바와 같은 테스트 모드에의 비의도적인 진입에 대한 부가적이 안전 대책을 제공하고 있다. 또한, 평가 논리부(30a)는 모두 "0"또는 "1"로 된 코드가 어느 특정 테스트 모드를 선택하는데 작용하지 않도록 구성되어 있다.The evaluation logic section 30a is selected by using more than the minimum number of address terminals required in relation to the number of all test (or other) modes selectable in the memory 1 (i.e., selected from the address terminals). By making the available selection code sparse with the operation code), it provides additional safety measures against unintentional entry into the test mode as described above. Further, the evaluation logic section 30a is configured such that all of the codes of "0" or "1" do not act to select any particular test mode.

평가 논리부(30a)는 라인(POR)(TRS)을 수신하는 NAND 게이트(78)을 포함하고 있으며, 이는 제5a도의 평가 논리부(30)에서와 유사하게 인버터(79)를 통하여 신호(RST_)를 출력한다. 라인(CK4)(CK4_)에 의해 병렬 테스트 기능을 선택하기 위하여, 평가 논리부(30a)는 NAND게이트(84₀)을 포함하고 있으며, 이 게이트의 3개의 입력은 각각 어드레스 버퍼(11)에서 나온 어드레스 단자(A0)(A2)(A5)(혹은 이와는 달리 직접적으로 어드레스 단자)에 접속되어 있으며, 다른 하나의 입력은 과전압 검출회로(32)로 부터의 라인(CKBHV)에 접속되어 있다. NAND 게이트(86₀)의 하나의 입력은 라인(CKBHV)에 접속되어 있으며, 다른 2개의 입력은 각각 인버터(820)를 경유하여 어드레스 버퍼(11)의 어드레스 단자(A1)(A4)에 접속되어 있다. 이와는 달리, 어드레스 버퍼(11)로 부터의 진수 및 보수 라인이 평가 논리부(30a)에 균등한 신호를 전송할 수 있다. NAND게이트(84₀)(86₀)의 출력은 NOR 게이트(88₀)의 입력에 접속되어 있다. NOR 게이트(80₀)의 출력은, 전술한 평가 논리부(30)에서와 마찬가지로, 직접 클력 라인(CK₄)을 구동할 뿐만 아니라 인버터(81₀)를 경유하여 클럭 라인(CK4_)을 구동하도록 되어있다.Evaluation logic 30a includes a NAND gate 78 which receives line POR TRS, which is similar to that of evaluation logic 30 in FIG. ) In order to select the parallel test function by line CK4 (CK4_), evaluation logic 30a includes a NAND gate 84 ₀ , each of which has three inputs coming from address buffer 11. It is connected to the address terminals A0 (A2) and A5 (or alternatively directly to the address terminal), and the other input is connected to the line CKBHV from the overvoltage detection circuit 32. One input of the NAND gate 86 ₀ is connected to the line CKBHV, and the other two inputs are respectively connected to the address terminals A1 and A4 of the address buffer 11 via the inverter 820. have. Alternatively, the hexadecimal and complement lines from the address buffer 11 can transmit an equal signal to the evaluation logic section 30a. The output of the NAND gate (84 ₀₎ (86 ₀₎ is connected to an input of a NOR gate (88 _0). The output of the NOR gate (80 _0), to drive the same manner as in the above-described evaluation logic 30, a direct keulryeok line (CK ₄₎ clock line (CK4_), as well as by way of the inverter (81 ₀₎ for driving It is.

또한 클럭 라인(CK1)(CK1_)에 의해 또 하나의 테스트 기능을 선택하기 위하여, 평가 논리부(30a)는 NAND게이트(84₁)(86₁)를 포함하고 있는데, 상기한 NAND게이트(84₁)의 하나의 입력은 라인(CKBHV)을 수신하고 그의 다른 3개의 입력은 각각 3개의 인버터(82₁)를 경유하여 반전된 어드레스 단자(A0)(A2)(A6)의 상태를 수신하도록 되어 있으며, 상기한 NAND게이트(86₁)의 하나의 입력은 라인(CKBHV)을 수신하고 그의 다른 2개의 입력은 어드레스 단자(A1)(A4)의 상태를 수신하도록 되어 있다. NAND 게이트(84₀)(86₀)의 출력은 각각 NOR 게이트(88₁)의 입력에 접속되어 있는데, 이 NOR게이트는 라인(CK1)을 직접 구동하는 동시에 인버터(81₁)를 경유하여 라인(CK1_)을 구동하도록 되어 있다.In addition, the evaluation logic unit (30a) is a NAND gate (84 _{1) (86: 1)} there includes the one NAND gate (84 ₁ in order to select the one more test functions by the clock line (CK1) (CK1_) One input of) receives line CKBHV and its other three inputs are each receiving the state of inverted address terminals A0 (A2) (A6) via three inverters 82 ₁ . One input of the above NAND gate 86 ₁ receives the line CKBHV and the other two inputs receive the state of the address terminals A1 and A4. NAND gate (84 ₀₎ (86 ₀₎ of the output are respectively there is connected to the input of the NOR gate (88 _1), this NOR gate by way of the lines (CK1), at the same time, the inverter (81 ₁₎ which directly drive line ( CK1_) is driven.

다음은 클럭 라인(CK4)(CK4_)룰 통하여 병렬 테스트 모드를 선택하는 회로에 관하여 평가 논리부(30a)의 동작을 설명한 것이다. NOR게이트(88₀)는, 그의 입력들이 모두 "로우"논리 레벨로 되었을 때, 라인(CK4)(CK4_)상에 동작 클럭 펄스들(즉, 라인 CK4상에는 "하이"논리 레벨을, 란인 CK4_ 상에는 "로우"논리 레벨)을 전송한다. NAND 게이트(84₀)(86₀)는, 그의 입력들이 모두 "하이"논리 레벨로 되었을 때에만, 그의 출력에 "로우"논리 베벨를 제공한다. 따라서, 과전압 검출 회로(32)에 의해 과전압 출현이 검출됨과 동시에 어드레스 단자(A5)(A4)(A2)(A1)(A0)의 코드가 10101로 될 때에만, NOR게이트(88₀)는 동작 클럭 신호를 제공한다. 또한, 과전압 검출 회로(32)에 의해 과전압 출현이 검출됨과 동시에 어드레스 단자(A5)(A4)(A2)(A1)(A0)의 코드가 01010으로 될 때에만, 평가 논리부(30a)는 NOR 게이트(88₁)를 경유하여 라인(CK1)(CK1_)상의 동작 클럭 신호들을 구동하여 제2특별 모드를 동작시키도록 하고 있다. 상기한 바와 같이, 특정된 2개의 코드(10101 및 01010)이외의 다른 조건하에서 과전압이 출현되는 경우에는, 동작 클럭 라인(CK4)(CK1)에는 아무런 응답 신호가 나타나지 않는다.The following describes the operation of the evaluation logic unit 30a with respect to the circuit for selecting the parallel test mode through the clock line CK4 (CK4_) rule. NOR gate (88 _0), all its inputs are "low", when a logic level, line (CK4) of the operation clock pulse on (CK4_) (that is, lines CK4 formed on the "high" logic level a, is the CK4_ On the "low" logic level). NAND gate (84 ₀₎ (86 _0), only when its inputs are both is to "high" logic level, and provides "low" logic bebelreul to its output. Therefore, the NOR gate _{8 8} operates only when the overvoltage occurrence is detected by the overvoltage detection circuit 32 and the code of the address terminals A5, A4, A2, A1 and A0 becomes 10101. Provide a clock signal. Further, the evaluation logic section 30a is NOR only when the occurrence of the overvoltage is detected by the overvoltage detection circuit 32 and the code of the address terminals A5, A4, A2, A1 and A0 is 01010. The operation clock signals on the lines CK1 and CK1_ are driven via the gate 88 ₁ to operate the second special mode. As described above, when overvoltage appears under conditions other than the two specified codes 10101 and 01010, no response signal appears in the operation clock lines CK4 and CK1.

이리하여, 평가 논리부(30a)는 비의도적인 특별 테스트 또는 동작 모드에의 진입에 대한 부가적인 아넌 대책을 2가지 방법으로 제공하게 된다. 첫째로, 2개의 특별 테스트 모드반을 가지는메모리(1)에서는, 5개의 어드래스 단자가 평가 논리부(30a)에 의해서 조회된다. 따라서, 1회의 고전압 출현이 있는 경우, 본 발명의 실시예에 있어서 특별 테스트 코드가 선택될 가능성(혹은 복수 클럭킹에 관하여 위에서 설명한 실시 예에서, 오류 클럭킹의 발생 가능성)은 2/32이다. 또한, 위에서 설명한 평가 논리부(30)에서는, 2개의 활용 가능한 특별 테스트 모드를 선택하는데 최소 갯수(여기에서는 1개)의 어드레스 단자가 사용되고 있기 때문에, 하나의 과전압 출현에 의해 각각의 클럭 라인(CK1)(CK4)의 동작 가능성은 확실하다.Thus, the evaluation logic 30a provides in two ways additional Annan countermeasures against entering an unintentional special test or mode of operation. First, in the memory 1 having two special test mode boards, five address terminals are inquired by the evaluation logic section 30a. Thus, when there is one high voltage appearance, the probability that a special test code is selected in the embodiment of the present invention (or in the embodiment described above with respect to multiple clocking, the possibility of error clocking) is 2/32. In addition, in the evaluation logic section 30 described above, since the minimum number (here, one) of address terminals is used to select two available special test modes, each clock line CK1 is caused by the appearance of one overvoltage. The possibility of operation of CK4 is certain.

그리고, 위에서 인용한 McAdams 씨 등의 논문에 있어서는, 하나의 과전압 출현의 경우 특별 테스트 모드 진입의 가능성은 적어도 9/16(상기의 모드중의 하나는 리세트 코드임)이다.And in the paper cited above, McAdams et al., The possibility of entering a special test mode in the case of one overvoltage appearance is at least 9/16 (one of the above modes being a reset code).

둘째로, 평가 논리부(30a)의 실시예에서 동작을 위하여 사용되는 코드는 모두 "0"또는 "1"로 되어 있지 않으면, 과전압 출현의 경우에 모두 "0"또는 "1"로 이뤄진 코드가 수신되더라도, 클럭 라인(CK1)(CK4)에는 동작 클럭 신호가 발생되지 않게 되어 있다. 위에서 언급한 바와 같이, 어드레스 단자에 모두 "0"또는 "1"의 상태가 나타나는 것은 전력 상승 또는 핫트 소켓트 삽입 중에 가장 일어날 가능성이 높다. McAdams 씨 등의 인용 논문에서(동 논문의 표 IV참조)모두 "0"으로 된 코드는 병렬 판독/기록 동작알았 선택하며, 모두 "1"로 된 코드는 아무런 기능도 규정하고 있지 않은데, 그러나 분명한 것은 이 코드는 정상 동작을 리세트시키지 않는다는 점이다(정상 동작의 리세트는 0111 코드에 의해 선택됨.) 평가 논리부(30a)는 그와 같은 모두 "0" 또는 "1"로 된 모드에 관해서는 아무런 응답을 하지 않기 때문에, 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책이 제공되는 것이다.Secondly, if the codes used for the operation in the embodiment of the evaluation logic section 30a are not all "0" or "1", in the case of the overvoltage appearance, all codes consisting of "0" or "1" Even if it is received, the operation clock signal is not generated in the clock lines CK1 and CK4. As mentioned above, the appearance of both "0" or "1" at the address terminal is most likely to occur during power up or hot socket insertion. In the cited paper by McAdams et al. (See Table IV of this paper), all the codes with "0" are selected for parallel read / write operation, and all "1" codes do not specify any function, but the clear The reason is that this code does not reset the normal operation (the reset of the normal operation is selected by the 0111 code). The evaluation logic 30a regards all such modes as "0" or "1". Does not respond, providing additional safety measures against unintended entry into test mode.

다른 방안으로서, 평가 논리부(30a)는 테스트 모드 동작 회로(29)내에서 단일 클럭킹 방식으로써 사용될 수도 있는데, 여기서 단일의 과전압 출현은 테스트 모드를 동작시킬 수 있으며 상기한 바와 같은 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책을 부여한다. 물론, 평가논리부(30a)의 특징을 포함하고 있는 메모리에 대하여 2개 이상의 특별 테스트 모드를 활용할 수 있는데, 여기서는 선택 코드내의 희박성의 효과를 유지하기 위하여 부가적인 어드레스 단자를 조회하면 된다.Alternatively, the evaluation logic 30a may be used as a single clocking scheme in the test mode operation circuit 29, where a single overvoltage appearance may operate the test mode and unintentional test mode as described above. Give additional safety measures against entry. Of course, two or more special test modes may be utilized for a memory that includes the characteristics of the evaluation logic section 30a, where additional address terminals may be queried to maintain the effect of leanness in the selection code.

다시, 제2도를 참조하면, 테스트 모드 동작 회로(29)가 추가로 D-플립플롭(90)(92)를 포함하고 있음을 알 수 있는데, 이들 플립플롭은 직렬로 연결되어 각각의 테스트 모드가 테스트 모드 동작 회로(29)에 의해 선택될 수 있도록 하고 있다. 이 실시예에서는, 테스트 모드 동작 회로(29)에 의해 2개의 테스트 모드를 선택할 수 있도록 되어 있기 때문에, 2쌍의 D-플립플롭(90)(92)이 테스트 모드 동작 회로(29)에 설치되어 있다. 메모리(1)에 대하여 부가적인 테스트 모드를 부여하기 위해서는, 부가적으로 D-플립플롭 쌍(90)(92)을 설치하면 된다.Referring again to FIG. 2, it can be seen that the test mode operating circuit 29 further includes D-flip flops 90, 92, which are connected in series to each test mode. Can be selected by the test mode operation circuit 29. In this embodiment, since the test mode operation circuit 29 allows two test modes to be selected, two pairs of D-flip flops 90 and 92 are provided in the test mode operation circuit 29. have. In order to give an additional test mode to the memory 1, an additional D-flip flop pair 90 and 92 may be provided.

본 발명에 있어서, 특별 테스트 모드에의 진입을 실행하기 위해서는 어드레스 단자(A3)에 일련의 과전압 조건을 필요로 하고 있다. 이것은 테스트 모드 동작 회로(29)에서, 필요한 과전압 조건의 수가 2 주기인 경우에는 각각의 테스트 모드에 대하여 2개의 플립플롭(90)(92)을 설치함으로써 달성할 수 있다. 만약 보다 확고한 안전을 위하여, 어느 특별 테스트 모드에의 진입에 2개 이상의 과전압 주기가 소요되도록 하는 경우에는, 제2도에서 2개의 플립플롭(90)(92)시리즈에 추가의 플립플롭을 부가하면 된다. "핫트 소켓트"삽입등의 도중에 비의도적인 테스트 모드 진입을 방지하고자 하는 경우에는, 2개의 과전압 주기면 충분하고, 따라서 본 발명의 이 실시예에서는 플립플롭(90)(92)이 설치되어 있다.In the present invention, a series of overvoltage conditions are required at the address terminal A3 in order to enter the special test mode. This can be accomplished in the test mode operation circuit 29 by providing two flip-flops 90 and 92 for each test mode when the required number of overvoltage conditions is two cycles. For greater safety, if more than two overvoltage cycles are required to enter a particular test mode, additional flip-flops may be added to the two flip-flops 90, 92 series in FIG. do. In the case where it is desired to prevent unintentional test mode entry during the "hot socket" insertion or the like, two overvoltage cycles are sufficient, and thus, in this embodiment of the present invention, flip-flops 90 and 92 are provided. .

[플립플롭][Flip flop]

다음은 제6도에 예시된 D-플립플롭(90₀)을 참조하여 D-플립플롭(90)(92)의 바람직한 구성을 설명한 것이다. 물론, 여기서는 상기한 D-플립플롭(90)(92)대신에 다른 래치 회로, 쌍안정 멀티바이브레이터, 또는 여러 종류의 플립 플롭(예턴대, RS 플립플롭, JK 플립플롭 및 단일 단 클럽형 해치 회로)등을 사용 할 수도 있다. 또한 본 실시예에서는, 각각의 플립플롭(90)은 제6도에 도시한 바와 같이 구성되어 있지만, 이와는 달리 본 발명의 테스트 모드 동작회로(29)내에서 플립플롭(92)대한 플립플롭(90)의 설계를 상기하게 할 수 있음은 물론이다.The following describes the preferred configuration of the D-flip flops 90 and 92 with reference to the D-flip flops 90 ₀ illustrated in FIG. Of course, here, instead of the above-described D-flip flops 90, 92, other latch circuits, bistable multivibrators, or a variety of flip flops (e.g., RS flip-flops, JK flip-flops, and single-stage club hatch circuits) You can also use). Also, in the present embodiment, each flip-flop 90 is configured as shown in FIG. 6, but alternatively flip-flop 90 for flip-flop 92 in the test mode operation circuit 29 of the present invention. It is, of course, possible to recall the design of).

각각의 플립플롭(90)(92)은 상보적인 클럭 신호를 수신하기 이하여 CK 및 CK_입력을 가지고 있는 동시에 데이터 입력(D)과 리세트 입력(R_)을 가지고 있고, 상기한 각각의 플립플롭은 비-반전 출력(Q)를 제공하도록 구성되어 있다. 제6도에서, 통과 게이트(94)는 상보형 MOS트랜지스터로 구성되는데, 이 트랜지스터는 상보적인 클럭 입력(CK)(CK_)애 의해 게이트되고 아울러 그의 일측에서 D 입력을 수신하도록 되어 있다. 통과 게이트(94)의 타측은 NAND 게이트(96)의 일 입력에 접속되어 있고, 상기한 NAND 게이트(96)의 다른 입력은 리세트 입력(R_)에 접속되어 있다. 통과 게이트(94)와 NAND 게이트(96), 그리고 이 NAND 게이트(96)의 출력에 접속되는 입력을 가진 인버터(97)는 플립프롭(90₀)의 제1단으로써 작용한다. 인버터(97)의 입력은 상기한 제1단의 출력으로 되며 통과 게이트(100)의 제2통과 게이트(94)에 접속된 NAND게이트(96)의 입력은 제2통과 게이트(98) 접속되는데, 상기 제2통과 게이트(98)는 통과 게이트(94)에 대하여 게이트되며, 통과 게이트(94)내의 N 채널 및 P 채널 트랜지스터는 각각 클럭신호(CK)(CK_)에 의해 게이트되고 있다. 또한 통과 게이트(98)내의 N 채널 및 P채널 트랜지스터는 각각 클럭 신호(CK_)(CK)에 의해 게이트 된다. 통과 게이트(98)는 인버터(97)의 출력에 접속되어 있으며, 통과 게이트(94)의 "턴-오프"이후에 NAND 게이트(96)의 상태를 래치하는 역할을 수행함으로써 플립프롭(90₀)의 동작을 안정시키게 된다.Each flip-flop 90, 92 has a CK and CK_input to receive a complementary clock signal and at the same time has a data input D and a reset input R_, each flip being described above. The flop is configured to provide a non-inverting output Q. In FIG. 6, the pass gate 94 consists of a complementary MOS transistor, which is gated by the complementary clock input CK CK_ and is adapted to receive a D input on one side thereof. The other side of the pass gate 94 is connected to one input of the NAND gate 96, and the other input of the NAND gate 96 is connected to the reset input R_. An inverter 97 having a pass gate 94 and a NAND gate 96 and an input connected to the output of the NAND gate 96 serves as the first stage of the flip-flop 90 ₀ . The input of the inverter 97 is the output of the first stage described above, and the input of the NAND gate 96 connected to the second pass gate 94 of the pass gate 100 is connected to the second pass gate 98. The second pass gate 98 is gated with respect to the pass gate 94, and the N channel and P channel transistors in the pass gate 94 are respectively gated by the clock signal CK CK_. In addition, the N-channel and P-channel transistors in the pass gate 98 are gated by the clock signals CK_ (CK), respectively. The pass gate 98 is connected to the output of the inverter 97 and serves to latch the state of the NAND gate 96 after the " turn-off &_quot; This stabilizes the operation of.

플립프롭(90₀)의 제2 단은 제1단과 유사하게 구성되지만, 제1단과는 상보적으로 클럭킹된다. 아울러 통과 게이트(100)는 클럭 입력(CK)(CK_)에 의해 게이트되는 상보형 MOS 트랜지스터로 구성되지만, 통과 게이트(94)와는 반대로 게이트된다(즉, 클럭 입력CK 및 CK_는 통과 게이트 94를 제어할 경우와 비교해 볼 때 통과 게이트100에 대해서는 반대의 트랜지스터를 제어한다). 통과 게이트(100)의 타측은 NAND 게이트(102)의 일 입력에 접속되며, NAND 게이트(102)의 다른 입력은 리세트 입력(R_)을 수신하도록 되어 있다. NAND 게이트(102)의 출력은 인버터(103)를 통하여 플립플롭(90₀)의 Q 출력에 접속된다. 제1단과 유사하게, 통과 게이트(104)는 인버터(103)의 출력과 NAND 게이트(102)의 일 입력사이에 접속되며, 이 NAND 게이트(102)의일 입력은 통과 게이트(100)에 접속되어 있다. 통과 게이트(104)는 클럭 입력(CK)(CK_)에 의해 통과 게이트(100)에 관해 상보적으로 클럭킹됨으로써 인버터(103)의 출력과 함께 NAND 게이트(102)의 입력을 래치하게 된다.The second end of flip-flop 90 ₀ is configured similarly to the first end, but clocked complementarily with the first end. In addition, the pass gate 100 is composed of a complementary MOS transistor gated by the clock input CK CK_, but is gated in the opposite direction to the pass gate 94 (that is, the clock inputs CK and CK_ are connected to the pass gate 94). Compared to the control case, the opposite transistor is controlled for the pass gate 100). The other side of the pass gate 100 is connected to one input of the NAND gate 102, and the other input of the NAND gate 102 is configured to receive the reset input R_. The output of the NAND gate 102 is connected to the Q output of the flip-flop 90 ₀ through the inverter 103. Similar to the first stage, the pass gate 104 is connected between the output of the inverter 103 and one input of the NAND gate 102, and one input of the NAND gate 102 is connected to the pass gate 100. . Pass gate 104 is clocked complementarily with respect to pass gate 100 by clock input CK CK_ to latch the input of NAND gate 102 with the output of inverter 103.

동작시, 플립프롭(90₀)은 종래의 2단 D-플립플롭과 같이 동작한다. 클럽입력(CK)이 "하이"로 상승하고 또한 클럽입력(CK_)이 "로우"로 하강할 때, 통과 게이트(94)의 양 트랜지스터는 모두 "턴온"되어 D-입력의 논리 상태를 NAND 게이트(96)에 전송한다. 제2도에 도시된 바와 같이, D입력에 "하이"논리 레벨이 부여되는 실례에서, 비-리세트(non-reset)조건(즉, 리세트 입력 R_이 "하이"레벨로 되는 조건)이라고 가정하면, D 입력의 보수 레벨(즉, "로우"논리레벨)이 NAND 게이트(96)의 출력에 제공되며, 인버터(97)에 의해 반전된다.In operation, flip-flop 90 ₀ behaves like a conventional two-stage D-flip flop. When the club input CK rises to "high" and the club input CK_ falls to "low", both transistors of the pass gate 94 are "turned on" to switch the logic state of the D-input to the NAND gate. Send to 96. As shown in FIG. 2, in an example in which a "high" logic level is applied to the D input, a non-reset condition (i.e., a condition in which the reset input R_ becomes a "high" level). Assume that the complement level (i.e., " low " logic level) of the D input is provided to the output of the NAND gate 96, and is inverted by the inverter 97.

이리하여 인버터(97)의 출력에는 "하이"논리 레벨이 유지되고, 통과 게이트(98)(100)는 "턴오프"된다.Thus, the "high" logic level is maintained at the output of the inverter 97, and the pass gates 98 and 100 are " turned off ".

클럽입력(CK_)이 "하이"로 상승하고 클럽입력(CK)이 "로우"로 하강하면, 통과 게이트(94)는 "턴오프", 통과 게이트(98)(100)는 "턴온"된다. 이리하여 통과 게이트(98)는 NAND 게이트(96)의 입력을 이버터(97)의 출력에 접속함으로써 NAND 게이트(96)의 상태를 안정화시킨다. 통과 게이트(100)은 인버터(97)의 출력상의 "하이"논리 레벨을 NAND 게이트(102)의 입력에 전송하며, 리세트 입력(R_)이 "하이"논리 레벨로 된 상태에서 NAND 게이트(102)의 입력은 NAND 게이트(102)및 인버터(103)에 의해 두번 반전된다. 이렇게 하여 인버터(103)는 비-반전 Q출력을 "하이"논리 레벨로 구동하게 된다. 클럽입력(CK_)이 "로우"로 복귀되고 클럽입력(CK)이 "하이"로 복귀되면, 통과 게이트(104)는 "턴온"되어 인버터(103)로 하여금 NAND 게이트(102)의 입력을 구동할 수 있게 함으로써 플립프롭(90₀)의 제2단을 안정화시킨다.When the club input CK_ rises to "high" and the club input CK falls to "low", the pass gate 94 is "turned off" and the pass gates 98 and 100 are "turned on". The pass gate 98 thus stabilizes the state of the NAND gate 96 by connecting the input of the NAND gate 96 to the output of the emitter 97. The pass gate 100 transmits the "high" logic level on the output of the inverter 97 to the input of the NAND gate 102, and the NAND gate 102 with the reset input R_ at the "high" logic level. ) Is inverted twice by NAND gate 102 and inverter 103. In this way, the inverter 103 drives the non-inverting Q output to a "high" logic level. When the club input CK_ returns to "low" and the club input CK returns to "high", the pass gate 104 is "turned on" so that the inverter 103 drives the input of the NAND gate 102. This makes it possible to stabilize the second end of flip-flop 90 ₀ .

리세트 입력(R_)은 플립프롭(90₀)을 무조건 리세트시키는 역할을 한다. 리세트 입력(R_)이 "로우"논리 레벨로 하강하면, NAND 게이트(96)(102)는, 그의 다른 입력 상태에 관계없이, 그들의 출력에 모두 "하이"논리 레벨을 제공한다. 이에 따라, 인버터(97)(103)는 각각 그의 출력에 "로우"논리 레벨을 제공하며, 그래서 플립프롭(90₀)의 Q출력에는 "로우"논리 레벨이 나타나게 된다. 정상동작 상태에서는, 클럽 입력(CK)이 "로우", 클럽입력(CK_)이 "하이"로될 때,인버터(97)의 출력상의 "로우"논리 레벨이 NAND 게이트(96)의 다른 입력을 구동하여, 플립프롭(90₀)을 초기 상태로 리세트시킨다. 이러한 초기 상태는 리세트 입력(R_)이 "하이"논리 레벨로 복구된 이후에도 유지된다.The reset input R_ serves to unconditionally reset the flip-flop 90 ₀ . When the reset input R_ drops to the "low" logic level, the NAND gates 96 and 102 provide a "high" logic level to all of their outputs, regardless of their other input states. Accordingly, inverters 97 and 103 each provide a "low" logic level at their output, so that a "low" logic level appears at the Q output of flip-flop 90 ₀ . In the normal operation state, when the club input CK is " low " and the club input CK_ is " high ", the " low " logic level on the output of the inverter 97 causes the other input of the NAND gate 96 to become different. To reset the flip-flop 90 ₀ to its initial state. This initial state is maintained even after the reset input R_ is restored to the "high" logic level.

제6도에는, 각종 캐패시터(105)(106)가 플립프롭(90₀)의 특정 노드들에 접속된 상태가 도시되어 있는데, 캐패시터(105)는 Vcc에 접속되어 있고, 캐패시터(106)는 Vss에 접속되어 있다. 이들 캐패시터는 대체로 종래의 플립플롭내에는 포함되지 않지만, 본 발명의 실시예에서는 플립플롭(90₀)내에 사용되어 메모리(1)의 전력 상승시 그 상태를 "프리세트"시키도록 하고 있다. 위에서 언급한 바와 같이, 메모리(1)가 전력상승시 특별 테스트 모드에 진입하는 것은 결코 바람직한 것이 아니다. 따라서, 적절한 테스트 모드 동작 신호(본 실시예의 경우는 2개의 과전압 조건)의 수신에만 메모리(1)가 어느 특별 테스트 모드에 진입하도록 플립플롭(90)(92)상태를 설정시키는 것이 중요하다. 이를 위해, 캐패시터(105)는 전력 상승시 NAND 게이트(96)(102)의 출력을 Vcc에 결합시키며, 캐패시터(106)은 NAND 게이트(96)(102)의 입력과 인버터(97)(103)의 출력을 Vss에 결합시킨다. 이는, 전혀 과전압 출현이 나타나지 않은 초기 상태에서, 전력 상승시,(모두 유사하게 구성된)테스트 모드 동작 회로(29)내의 플립플롭(90)(92)을 설정시킨다.In FIG. 6, various capacitors 105 and 106 are shown connected to specific nodes of flip-flop 90 ₀ , where capacitor 105 is connected to Vcc and capacitor 106 is Vss. Is connected to. These capacitors are generally not included in conventional flip-flops, but in embodiments of the present invention, they are used in flip-flops 90 ₀ to "preset" their state upon power up of memory 1. As mentioned above, it is never desirable for the memory 1 to enter a special test mode upon power up. Therefore, it is important to set the flip-flop 90, 92 state so that the memory 1 enters a particular test mode only upon receipt of an appropriate test mode operation signal (two overvoltage conditions in this embodiment). To this end, the capacitor 105 couples the output of the NAND gates 96 and 102 to Vcc upon power up, and the capacitor 106 is connected to the inputs of the NAND gates 96 and 102 and the inverters 97 and 103. Couple the output of to Vss. This sets the flip-flops 90 and 92 in the test mode operating circuit 29 (all similarly configured) upon power up, in an initial state where no overvoltage appears at all.

제2도는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)의 접속 상태를 도시하고 있다. 플립플롭(90₀)(92₀)에 대하여 평가 논리부(30)에서 나온 라인(CK4)(CK4_)은 각각 상보적인 클럭 입력(CK)(CK_)에 접속되며, 평가 논리부(30)의 라인(RST_)은 리세트 입력(R_)에 수신된다. 플립프롭(90₀)에 대하여, 데이터 입력(D)은 Vcc에 접속됨으로써 플립플롭(90₀)에 의해 클럭 입력되는 데이터는 항상 "하이"논리 레벨이 된다. 제2도에 도시된 바와 같이, 플립플롭(90₀)의 D입력은 플립플롭(90₀)의 비-반전 Q출력에 접속된다. 반대로, 플립플롭(90₁)(92₁)의 상보적 클럭 입력(CK)(CK_)은 평가 논리부(30)로 부터 라인(CK1)(CK1_)에 접속되며, 플립플롭(90₁)(92₁)의 D입력고 R_입력은 플립프롭(90₀)(92₀)과 유사하게 접속된다.2 shows the connection state of flip-flops 90 and 92 in test mode operation circuit 29. FIG. The lines CK4 (CK4_) emerging from the evaluation logic section 30 with respect to the flip-flop 90 ₀ and 92 _{0 are} connected to the complementary clock inputs CK CK_, respectively. The line RST_ is received at the reset input R_. For flip-flop 90 ₀ , data input D is connected to Vcc so that data clocked by flip-flop 90 ₀ is always at a "high" logic level. Claim 2 as shown in Fig, D inputs of the flip-flop (90 ₀₎ is the ratio of the flip-flop (90 ₀₎ is connected to the inverting Q output. On the contrary, the complementary clock input CK CK_ of the flip-flop 90 ₁ and 92 ₁ is connected to the line CK1 CK1_ from the evaluation logic section 30, and the flip-flop 90 ₁ ( The D input and the R_ input of 92 ₁ ) are connected similarly to flip-flops 90 ₀ and 92 ₀ .

플립플롭(92₀)(92₀)의 비-반전 Q 출력은 드라이버(110)에 접속되어 있다. 드라이버(110)는플립프롭(92)의 Q 출력을 메모리(1)의 잔여 부분에 전송하기 위한 버퍼/드라이버로서 작용하게 되며, 인모든 특별 테스트 모드의 동작 및 동작 불능에 필요하다. 예를 들어, 본 실시예에서, 라인(T)은 플립플롭(92₀)의 출력에 따라 드라이버(110)에 의해 구동되며, 병렬 테스트 회로(28)에 접속된다. 이리하여 플립플롭(92₀)의 출력상의 "하이"논리 레벨은 병렬 테스트 기능을 동작시키기 위하여 병렬 테스트 회로(28)에 전송된다. 유사하게, 라인(T2)은 플립플롭(92₁)의 Q 출력에 따라 드라이버(110)에 의해 구동되어 제2특별 테스트 모드 혹은 동작을 선택할 수 있게 되어 있다.The non-inverting Q outputs of flip-flops 92 ₀ and 92 ₀ are connected to driver 110. Driver 110 acts as a buffer / driver to transfer the Q output of flip-flop 92 to the remainder of memory 1, and is required for the operation and inability of all special test modes. For example, in this embodiment, the line T is driven by the driver 110 in accordance with the output of the flip-flop 92 ₀ , and connected to the parallel test circuit 28. Thus, the "high" logic level on the output of flip-flop 92 ₀ is sent to parallel test circuit 28 to operate the parallel test function. Similarly, line T2 is driven by driver 110 in accordance with the Q output of flip-flop 92 ₁ to select a second special test mode or operation.

[테스트 모드 동작 회로의 동작][Operation of Test Mode Operation Circuit]

다음에는, 제7도를 참조하여, 여러가지 조건에 따른 테스트 모드 동작 회로(29)의 동작을 설명한다. 이 동작 설명은 라인(T)에 의해 병렬 테스트 회로(28)를 동작시키는 것에 관한 것이다. 물론, 평가 논리부(30)에 의해 조회되는 라인(A1)과 같은 일정한 어드레스 입력이나 기타의 입력의 상태에 따라 다른 특별 테스트 기능이 선택 될 수 있다.Next, the operation of the test mode operation circuit 29 according to various conditions will be described with reference to FIG. 7. This operation description relates to operating parallel test circuit 28 by line T. As shown in FIG. Of course, other special test functions may be selected depending on the state of a constant address input or other input such as line A1 queried by evaluation logic 30.

테스트 모드 동작 회로(29)의 동작 설명은, 시간 t₀에서 메모리(1)가 정상 동작 모드에 있지만 아직 동작되지 않은 상태로부터 시작한다. 따라서, 라인(POR)은 "하이"이고(이때, 메모리 1은 얼마동안 전력 상승됨), 메모리(1)는 아직 동작 되지 않고 있기 때문에 라인(TRST)은 "하이"이다. 따라서, 제2도의 테스트 모드 동작 회로(29)내의 라인(RST_)은 "하이"논리 레벨에 있게 되며, 따라서 플립플롭(90)(92)은 클럭 신호의 수신에 따라 그들의 D 입력에 가해지는 데이터를 수신하여 클럭킹할 수 있는 상태로 된다.The description of the operation of the test mode operation circuit 29 starts from the state in which the memory 1 is in the normal operation mode but has not yet been operated at time t ₀ . Thus, the line POR is " high " (memory 1 is powered up for some time), and the line TRST is " high " because the memory 1 has not yet been operated. Thus, the line RST_ in the test mode operation circuit 29 of FIG. 2 is at the " high " logic level, so that flip-flops 90 and 92 are applied to their D input upon receipt of a clock signal. It can be received and clocked.

한편, 시간 t₀에서, 어드레스 단자(A1)(A3)는 정상 상태에는 어드레스로 되며, 정상 동작에 나타나는 바와같이 레벨 변화를 하게 된다. 이와같이, 이들 어드레스 단자의 상태는 어느 특별 테스트 모드에의 진입을 위하여 "돈 케어(don't care)"조건으로 되지만, 이들 단자의 상태가 메모리(1)의 동작에 있어서 중요함은 물론이다. 어드레스 단자(A1)(A3)가 이러한 조건에 있을때, 평가 논리부(30)로 부터의 라인(CK4)(CK4_)은 각각 "로우"및 "하이"로 된다. 플립플롭(90₀)(92₀)은 초기 조건에 있으며, 따라서 그들의 Q 출력(플립플롭90₀의 경우는 라인 T로써 도시됨)은 "로우"논리 레벨로 된다.On the other hand, at time t ₀ , the address terminals A1 and A3 become addresses in the normal state, and the level changes as shown in the normal operation. As such, the states of these address terminals are in a "don't care" condition for entry into any particular test mode, but of course the states of these terminals are important in the operation of the memory 1. When the address terminals A1 (A3) are in this condition, the lines CK4 (CK4_) from the evaluation logic section 30 become "low" and "high", respectively. Flip-flops 90 ₀ and 92 ₀ are in their initial conditions, so their Q output (shown as line T in the case of flip-flops 90 ₀ ) is at the "low" logic level.

특별 테스트 모드의 진입(본 실시예에서는 병렬 테스트 모드)은, 어드레스 단자(A3)의 상태가 제일 머너 과전압 조건으로 천이되는 것으로 시작된다. 위에서 설명한 바와 같이, 본 실시예에서는, 과전압 조건은 사실상 "부족 전압 또는 저전압"조건이며, 여기서 어드레스 단자(A3)의 전압은 "로우"논리 레벨 전압보다 낮은 일정한 값인 Vtrip 전압으로 구동되며, 실제로 Vss 이하의 수 볼트로 될 수 있다. 본 실시예에서, 어드레스 단자(A3)는 시간 t₁에서 Vtrip레벨에 도달하게 된다.The entry of the special test mode (parallel test mode in this embodiment) starts with the state of the address terminal A3 transitioning to the most common overvoltage condition. As described above, in this embodiment, the overvoltage condition is actually an "undervoltage or undervoltage" condition, where the voltage at the address terminal A3 is driven with a constant Vtrip voltage lower than the "low" logic level voltage, and in fact, Vss. It may be several bolts as follows. In this embodiment, the address terminal A3 reaches the Vtrip level at time t ₁ .

제3도 및 제5a도와 관련하여 앞에서 설명한 바와 같이, 어드레스 단자(AB)가 Vtrip 전압에 도달하거나 그 이하로 될 때에는, 라인(CKBHV)은 "하이"논리 레벨로 구동된다. 이것은, 평가 논리부(30)내의 NAND 게이트(80)에 의해 어드레스 단자(A1)의 상태로 클럭킹한다. 이 경우, 병렬 테스트 회로(28)를 동작시키기 위하여, 어드레스 단자(A1)는 "하이"논리 베벨로 된다. 그 결과, 제7도의 시간 t₂에서, 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"레벨로 간다.As described above in connection with FIGS. 3 and 5A, when the address terminal AB reaches or falls below the Vtrip voltage, the line CKBHV is driven to a "high" logic level. This is clocked in the state of the address terminal A1 by the NAND gate 80 in the evaluation logic unit 30. In this case, in order to operate the parallel test circuit 28, the address terminal A1 becomes a "high" logical bevel. As a result, at time t ₂ in FIG. 7, the clock lines CK4 (CK4_) go to the "high" and "low" levels, respectively.

플립플롭(90₀)은 Vcc에 결합 되는 D 입력을 가지고 있기 때문에, 클럭 라인(CK4)(CK4_)이 각각 "하이"및 "로우"로 될 때, "1"상태가 플립플롭(90₀)의 제1단 으로 클럭킹되어 인가된다. 단자(A3)가 t₃에서 Vtrip 레벨보다 높은 공칭 범위로 복귀될 때, 라인(CKBHV)은 "로우"논리 레벨로 복귀하며, 라인(CK4)(CK4_))은 각각 시간 t₄에서, "로우"및 "하이"논리 레벨로 복귀된다. 이는, 위에서 설명한 바와 같이, 플립플롭(90₀)의 제2단에 "1"상태를 기록하며, 따라서 시간 t₅에서 그의 비-반전 Q 출력에 "하이"논리 레벨이 제공된다.Since flip-flop 90 ₀ has a D input coupled to Vcc, when clock line CK4 (CK4_) becomes "high" and "low", respectively, the "1" state is flip-flop 90 ₀ . It is clocked and applied to the first stage of. When terminal A3 returns to the nominal range higher than the Vtrip level at t ₃ , line CKBHV returns to the "low" logic level, and lines CK4 (CK4_) are each "low" at time t ₄ . "And" are returned to the "high" logic level. This writes a " 1 " state to the second stage of the flip-flop 90 ₀ , as described above, so that a “high” logic level is provided to its non-inverting Q output at time t ₅ .

시간 t₅에서는, 어드레스 단자(A3)에 제1과전압 출현이 있은 다음, 라인(T)에는 "하이"레벨의 테스트 모드 동작 신호가 아직 제공되지 않게 된다. 물론, 이것은, 테스트 모드 동작 회로(29)의 구성에 있어서, 테스트 모드를 시키는 복수의 래치들(이 실시예에는 2개의 플립플롭 90 및 92)이 직렬로 연결되어 특별 테스트 모드의 진입을 위해 복수의 과전압 출현을 요구하고 있기 때문이다. 따라서, 이와 같은 구성은, 테스트 모드의 동작에 사용되는 특정 단자상의 잡음이나 "핫트 소켓트"삽입, 혹은 전력 강하에 연이은 전격 상승등과 같은 사건에 의해 특별 테스트 모드가 비의도적으로 동작되는 것을 방지할 수 있는 안전 대책을 제공하는 것이 된다. 이러한 사건은 관심 대상이 되는 단자(이 경우에는, 어드레스 단자 A3)에 단일의 과전압 출현을 유발시키지만, 복수의 과전압 출현을 유발할 수 있는 가능성은 극히 희박하다. 따라서, 본 발명의 실시예에서 따른 메모리(1)는, 어느 특별 테스트 모드의 선택을 위해 복수의 과전압 출현을 요구함으로써, 개선된 신뢰성을 부여할 뿐만, 아니라, 시스템 내에 설치된 메모리(1)가 원치않게 특별 테스트 또는 특별 동작 모드에 진입하여 그 내장 데이터가 회복할 수 없게 손실되거나 다시 겹쳐져 기록되는 위기 상황을 피할 수 있게 된다.At time t ₅ , after the first overvoltage appears at the address terminal A3, the test mode operation signal of the "high" level is not yet provided to the line T. Of course, this means that in the configuration of the test mode operation circuit 29, a plurality of latches (two flip-flops 90 and 92 in this embodiment) for causing the test mode are connected in series to enter a special test mode. This is because it requires the appearance of overvoltage. Thus, such a configuration prevents the special test mode from operating unintentionally due to events such as noise on a particular terminal used to operate the test mode, insertion of a "hot socket", or an electric shock following a power drop. It is to provide safety measures that can be done. This event causes the appearance of a single overvoltage at the terminal of interest (in this case, address terminal A3), but the possibility of causing a plurality of overvoltages is extremely unlikely. Thus, the memory 1 according to the embodiment of the present invention not only provides improved reliability by requiring the appearance of a plurality of overvoltages for the selection of any special test mode, but also allows the memory 1 installed in the system to be replaced with the desired value. By entering a special test or special mode of operation, you can avoid a situation where the embedded data is irretrievably lost or overwritten.

시간 t₆에서, 어드레스 단자(A3)는 Vtrip 이하의 전압으로 제2의 과전압 천이를 하게된다. 어드레스 단자(A1)는 아직 "하이"논리 레벨로 되어 있기 때문에, 기간 t₇에서 라인(CK4)에는 "하이"논리 레벨이, 라인(CK4_)에는 "로우"논리 레벨이 주어지며, 이데 따라 플립플롭(90₀)의 Q 출력상의 "하이"논리 레벨이 플립플롭(92₀)의 제1단에 기록된다. 시간 t₈에서, 어드레스 단자(A3)는 Vtrip 전압 이상의 공칭 범위로 복귀한다. 이로 인해, 시간 t₉에서, 클럭라인(CK4)(CK4_)은 각각 "로우"및 "하이"논리 레벱로 복귀하여, Q 출력의 "하이"논리 레벨을 플립플롭(920)의 제2단에 기록한다. 그결과, 플립플롭(92₀)에서 나와 드라이버(110)에 의해 구동되는 테스트 모드 동작 신호(T)는, 기간 t₁₀에서, "하이"논리 레벨에 도달하게 된다. 이것은 병렬 테스트 회로(28)와, 병렬 테스트 기능을 동작시키는데 필요한 메모리(1)내의 기타 회로에 "병렬 테스트 기능이 동작되었음"을 알려주는 것이다.At time t ₆ , address terminal A3 undergoes a second overvoltage transition to a voltage below Vtrip. Address terminals (A1) is still "high" because it is in the logic level, this is "high" logic level in the period t ₇ line (CK4) are given, in the line (CK4_) "low" logic level, Ide according flip The "high" logic level on the Q output of flop 90 ₀ is written to the first stage of flip flop 92 ₀ . At time t ₈ , address terminal A3 returns to the nominal range above the Vtrip voltage. Thus, at time t ₉ , clock line CK4 (CK4_) returns to the "low" and "high" logic levels, respectively, to bring the "high" logic level of the Q output to the second end of flip-flop 920. Record it. As a result, the test mode operation signal T driven out of the flip-flop 92 ₀ and driven by the driver 110 reaches the "high" logic level in the period t ₁₀ . This indicates to the parallel test circuit 28 and other circuits in the memory 1 required to operate the parallel test function that the "parallel test function has been operated."

주목할 것은, 본 발명의실시예에서는, 특별 테스트 모드에 진입하기 위하여, 모든 과전압 출현에 대하여 동일의 특별 테스트 모드 선택 코드가 주어진다는 점이다. 이 실시예에서는, 상기의 코드는 어드레스 단자(A1)에서 "하이"논리 레벨이다. 예컨데, 만약 어드레스 단자(A3)의 제2과전압 출현 중에 어드레스 단자(A1)가 "로우"논리 레벨로 된다고 가정하면, NAND 게이트(80₀)는 무조건 그 출력에 "하이"논리 레벨을 갖게되므로(이는 클럭 CK4_를 직접 구동하고, 인버터 82 를 통하여 클럭 라인 CK4를 구동함), 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"레벨로 구동되지 않게 된다. 이와 같이 특별 테스트 모드의 동작에 두번의 동일 코드를 필요로 하는 것으로 말미암아 부가적인 안전 대책이 가해지는 것이다.Note that in the embodiment of the present invention, in order to enter the special test mode, the same special test mode selection code is given for all overvoltage occurrences. In this embodiment, the above code is at the "high" logic level at the address terminal A1. For example, assuming that the address terminal A1 is at the "low" logic level during the appearance of the second overvoltage of the address terminal A3, the NAND gate 80 ₀ unconditionally has a "high" logic level at its output ( This drives clock CK4_ directly and drives clock line CK4 via inverter 82) and clock line CK4 (CK4_) are not driven to the "high" and "low" levels, respectively. As such, requiring the same code twice for operation in the special test mode adds additional safety measures.

한편, 보다 확고한 안전을 위하여, 그리고 핀의 갯수를 감축시킨 상태에서 부가적인 특별 테스트 기능의 선택을 위하여, 평가 논리부(30)내에 다른 대게적인 코딩 체계가 용이하게 포함될 수 있다. 예를 들어, 부가적인 플립플롭(90)(92)의 시리즈를 설치하여 평가 논리부에 그들의 클럭 입력을 적절히 접속하여 줌으로써, 상기의 같은 순서를 용이하게 달성할 수 있다. 예컨데, 제3의 플립플롭(90₂)(92₂)의 쌍을 설치하여, 플립플롭(90₂)은 어드레스 단자(A1)에 "하이"논리 레벨이 인가된 상태(즉, 그의 글럭 입력은 라인 KC4 및 CK4_에 접속됨)에서 어드레스 단자(A3)에 과전압 조건이 인가되는 것에 응답하여 클럭킹되게 하고, 또한 플립플롭(92₂)은 어드레스 단자(A1)에 "로우"논리 레벨이 인가된 상태(즉, 그의 클럭 입력이 CK1 및 CK1_에 접속됨)에서 과전압 조건에 응답하여 클럭킹되도록 할 수 있다. 본 기술 분야에 통상의 지식을 가진 자라면, 본 명세서를 참조하여 다른 조합 회로와, 부수적인 코딩체계 및 조합 회로를 용이하게 구성할 수 있을 것이다.On the other hand, other more robust coding schemes can be easily included in the evaluation logic unit 30 for more secure safety and to select additional special test functions while reducing the number of pins. For example, the above procedure can be easily accomplished by providing an additional series of flip-flops 90 and 92 and properly connecting their clock inputs to the evaluation logic section. For example, by installing a pair of third flip-flops 90 ₂ and 92 ₂ , the flip-flop 90 ₂ is in a state in which a "high" logic level is applied to the address terminal A1 (ie, its glow input is line to be clocked in response to being over-voltage condition to the address terminal (A3) is connected on the search) in KC4 and CK4_, and also a flip-flop (92 ₂₎ is a "low" logic level to the address terminals (A1) is It can be clocked in response to an overvoltage condition in a state (ie, its clock input is connected to CK1 and CK1_). Those skilled in the art will be able to easily configure other combination circuits, additional coding schemes, and combination circuits with reference to the present specification.

다음은 제2b도 및 제5c도를 참조하여 본 발명의 다른 실시예에 의한 평가 논리부(30b)및 테스트 모드 동작 회로(29b)를 설명할 것이다. 이 평가 논리부(30b)는 여러가지 특징에 의해 비의도적인 특별 테스트 모드의 진입에 대한 부가적인 안전 대책을 제공한다. 평가 논리부(30b)는 이들 특징의 조합을 포함하고 있지만, 이들 특징의 조합은 그 일부의 효과를 달성하는 데에는 반드시 필요로 하는 것이 아니기 때문에 각각의 특징은 개별적으로 이용될 수 도 있다.Next, the evaluation logic unit 30b and the test mode operation circuit 29b according to another embodiment of the present invention will be described with reference to FIGS. 2B and 5C. This evaluation logic 30b provides additional safety measures against entering an unintentional special test mode by various features. Although evaluation logic 30b includes a combination of these features, each feature may be used separately because the combination of these features is not necessary to achieve some of the effects.

제2b도의 테스트 모드 동작 회로(29b)는 제2a도의 테스트 모드 동작 회로(29)와 는 달리 과전압 검출 회로(32)에 접속되는 제2리세트 신호 라인(RSTA_)을 설치하고 있으며, 이하에서 이해할 수 있듯이 평가 논리부(30b)는 각기 다른 신호의 조합에 응답하여 리세트 신호 라인(RST_)(RSTA_)에 신호를 발생한다. 라인(RSTA_)은 상술한 라인(RST_)과 같은 방법으로 과전압 검출 회로(32)를 제어한다. 또한, 테스트 모드 동작 회로(29b)는 플립플롭(90₀)(90₁)의 출력을 평가 논리부(30b)에 접속하여, 테스트 모드 동작 회로(29b)의 현재 상태를 평가 논리부(30b)로 궤한시키도록 되어 있다. 이러한 궤한에 의하면, 이하에서 설명하는 바와같이, 비의도적인 테스트 모드의 진입에 대한 부가적인 안전 대책이 제공된다.The test mode operation circuit 29b of FIG. 2B has a second reset signal line RSTA_ connected to the overvoltage detection circuit 32, unlike the test mode operation circuit 29 of FIG. 2A. As can be seen, the evaluation logic section 30b generates a signal in the reset signal line RST_ (RSTA_) in response to a combination of different signals. The line RSTA_ controls the overvoltage detection circuit 32 in the same manner as the above-described line RST_. In addition, the test mode operation circuit 29b connects the outputs of the flip-flops 90 ₀ and 90 ₁ to the evaluation logic unit 30b, thereby evaluating the current state of the test mode operation circuit 29b to the evaluation logic unit 30b. It is supposed to be This trace provides additional safety measures against unintended entry into the test mode, as described below.

제5c도에는, 평가 논리부(30b)의 구성이 도시되어 있다. 평가 논리부(30b)는 제5a도의 평가 논리부(30b)처럼 라인(POR)(TRST)(CKBHV)을 통하여 입력을 수신함과 동시에 어드레스 단자(A0-A5)로부터 입력을 수신하며, 그 결과 평가 논리부(30b)는 라인(RST_)(CK4)(CK4_)(CK1)(CK1_)상에 출력을 제공한다. 또한, 평가 논리부(30b)는 제2a도의 플립플롭(90₀)(90₁)으로부터 라인(Q0)(Q1)을 통하여 입력을 수신함으로써, 전술한 바와 같이 과전압 검출 회로(32)에 가해지는 라인(RSTA_)상에 출력을 제공한다.5C, the structure of the evaluation logic part 30b is shown. The evaluation logic section 30b receives an input from the address terminals A0-A5 at the same time as it receives the input through the line POR (TRST) CKBHV like the evaluation logic section 30b of FIG. 5A, and evaluates the result. Logic section 30b provides an output on lines RST_ (CK4) (CK4_) (CK1) (CK1_). In addition, the evaluation logic unit 30b receives the input from the flip-flops 90 ₀ and 90 ₁ in FIG. 2A through the lines Q0 and Q1, thereby being applied to the overvoltage detection circuit 32 as described above. Provides output on line RSTA_.

라인(RST_)은 플립플롭(90)(92)의 R_입력에 접속되어, 그것이 "하이"레벨로 될 때 상기의 플립플롭을 리세트시키도록 되어 있다. 평가 논리부(30)(30a)에서와 마찬가지로, 라인(RST_)은 NAND게이트(78)의 출력에 따라 인버터(79)에 의해 구동되는데, 상기한 NAND 게이트(78)의 입력은 라인(POR)(TRST)에 접속된다. 이와 유사하게, 라인(RSTA_)은 NAND게이트(78a)의 출력에 따라 인버터(79a)에 의해 구동되는데, 라인(PRO)(TRST)은 NAND게이트(78a)의 입력에 가해지고 있다. 아울러 NAND게이트(78)는 그의 제3입력을 통하여 NAND 게이트(93)의 출력을 수신하며, 이 NAND게이트(93)는 과전압 검출 회로(32)로부터 라인(CKBHV)을 수신함과 아울러, 인버터(91)을 경유하여 OR게이트(77)의 출력 신호를 수신한다.The line RST_ is connected to the R_ input of flip-flops 90 and 92 to reset the flip-flop when it is brought to the "high" level. As in evaluation logic 30 and 30a, line RST_ is driven by inverter 79 according to the output of NAND gate 78, where the input of NAND gate 78 is line POR. (TRST). Similarly, line RSTA_ is driven by inverter 79a according to the output of NAND gate 78a, where line PRO TRST is applied to the input of NAND gate 78a. In addition, the NAND gate 78 receives the output of the NAND gate 93 through its third input, the NAND gate 93 receives the line (CKBHV) from the overvoltage detection circuit 32, and the inverter 91 ) Receives the output signal of the OR gate 77.

OR 게이트(77)는 평가 논리부(30b)내의 최종 출력 단이며, 이는 테스트 모드 동작 회로(29b)의 상태를 검출하여 그의 인가 신호를 평가하여 특별 테스트 모드 동작의 발생여부를 판정한다. 라인(Q0)(Q1)은 배타적 OR게이트(85)의 입력에 접속되며, 이 게이트(85)의 출력은 AND게이트(87)의 제1입력에 접속된다. AND게이트(87)의 제2입력은 D-플립플롭(95)의 Q 출력을 수신하며, 상기한 D-플립플롭(95)의 D 입력은 Vcc에, 그의 R_ 입력은 라인(RST_)에, 그의 클럭 입력(CK)및 그의 보수 클럭 입력(CK_)은 AND 게이트(89)의 출력에 접속되는데, 단 AND게이트의 출력이 CK_ 입력으로 접속되는 라인의 경우에는 인버터(99)에 의해 반전되도록 되어 있다. AND 게이트(89)는 그의 일 입력을 통하여 라인(CKBHV)을 수신하며 그의 다른 입력을 통하여 OR 게이트(77)의 출력을 수신취한다.The OR gate 77 is the final output stage in the evaluation logic section 30b, which detects the state of the test mode operation circuit 29b and evaluates its applied signal to determine whether a special test mode operation has occurred. Lines Q0 and Q1 are connected to the input of the exclusive OR gate 85 and the output of this gate 85 is connected to the first input of the AND gate 87. The second input of the AND gate 87 receives the Q output of the D-flop flop 95, wherein the D input of the D-flop flop 95 is at Vcc, its R_ input is at line RST_, The clock input CK and its complement clock input CK_ are connected to the output of the AND gate 89, except that the output of the AND gate is inverted by the inverter 99 in the case of a line connected to the CK_ input. have. AND gate 89 receives line CKBHV through its one input and receives the output of OR gate 77 through its other input.

일정한 어드레스 단자들은, 평가 논리부(30b)에서와 같이, NAND 게이트(80₀)(80₁)에 의해 평가 된다. 이 경우, NAND 게이트(80₁)의 입력은 인버터(82₀)를 경유하여 어드레스 단자(A2)에 접속되고 그의 다른 입력은 어드레스 단자(A0(A1)에 직접 접속 된다. 반면에 NAND 게이트(801)의 입력은 인버터(821)를 경유하여 어드레스 단자(A0(A1)에 접속되고, 그의 다른 입력은 직접 어드레스 단자(A2)에 접속된다. NAND 게이트(80)는 각각 NAND 게이트(89)의 출력에 접속되는 일 입력을 가지고 있다. NAND 게이트(80₀)(80₁)는 각각 상보형 클럭 라인 K4(및 CK_)와 CK1(및 CK1_)을 직접 그리고 인버터(81)의 의해 반전된 상태로 구동한다.The constant address terminals are evaluated by NAND gates 80 ₀ and 80 ₁ , as in evaluation logic 30b. In this case, the input of the NAND gate 80 ₁ is connected to the address terminal A2 via the inverter 82 ₀ and its other input is directly connected to the address terminal A0 (A1). ) Is connected to address terminal A0 (A1) via inverter 821, and its other input is directly connected to address terminal A2. NAND gates 80 are each output of NAND gate 89; NAND gates 80 ₀ and 80 _{1 drive} complementary clock lines K4 (and CK_) and CK1 (and CK1_) directly and inverted by inverter 81, respectively. do.

본 실시예의 평가 논리부(30b)에서, 어드레스 단자(A4)(A5))는, 라인(QO)(Q1)에 의해 전송되는 플립플롭(90)의 상태와 함께, 부가적인 논리에 의해 평가된다. AND 게이트(87)의 출력은 AND 게이트(75₁)의 일 입력을 직접 구동함과 동시에 (인버터(83₂)에 의해 반전된 후)AND 게이트(75₀)의 일 입력을 구동한다. AND 게이트(75)는 또한, 희망하는 코드에 따라, 라인(A4)(A5)의 상태를 직접 그리고 인버터(83)에 의해 반전된 채로 수신한다. 제5c도의 실시예에서, AND 게이트(75₀)는 비-반전된 어드레스 라인(a4)과 반전된 어드레스 라인(a5)을 수신하며, AND 게이트(75₁)는 반전된 어드레스 라인(a4)과 비-반전된 어드레스 라인(a5)을 수신한다. AND게이트 출력은 OR게이트(77)의 입력에 접속된다.In the evaluation logic section 30b of this embodiment, the address terminals A4 and A5 are evaluated by additional logic together with the state of the flip-flop 90 transmitted by the line QO Q1. . The output of the AND gate 87 (after being inverted by the inverter (83 ₂₎₎ at the same time as driving the one input of the AND gate (75 ₁₎ directly and drives the one input of the AND gate (75 _0). AND gate 75 also receives the state of lines A4 and A5, directly and inverted by inverter 83, in accordance with the desired code. In the embodiment of FIG. 5C, the AND gate 75 ₀ receives the non-inverted address line a4 and the inverted address line a5, and the AND gate 75 ₁ is inverted with the inverted address line a4. Receive a non-inverted address line a5. The AND gate output is connected to the input of the OR gate 77.

이하에 평가 논리부(30b)의 동작을, 메모리(10)이 정상 동작 모드로 된 이후의 특별 동작 모드 선택 동작의 관점에 맞추어 설명한다. 이 동작은, 전술한 실시예와 마찬가지로, 과전압 출현의 연속에 따라 수행된다. 그러나, 이 실시예에서는, 클럭 신호(CK4)(CK4_)에 의해 동작되는 병렬 테스트 모드의 선택을 위해 평가 논리부(30b)는 어드레스 단자에(A5, A4, A2. A1, A0의 순서로)순서 01011 및 10011이 제공되는 것을 필요로하고 있다. 초기 상태에서, 라인(POR)(TRST)은 "하이"논리 레벨로 되므로, 라인(RST_)는 "하이"레벨로 되어 테스트 모드 동작 회로(29b)로 하여금 특별 동작 모드(즉, 특별 테스트 모드)의 시동에 응답하도록 만드다. 플립플롭(90₀)(90₁)의 출력에서 나온 라인(QO)(Q1)은 "로우"논리 레벨로 되며, 따라서 배타적 OR게이트(85)는 AND게이트(87)에 "로우"논리 레벨을 제공한다. 또한, 이 상태에서,(메모리 1이 칩 동작 단자 E1 및 E2 에 의해 동작되지 않았다고 가정하면) 플립플롭(95)의 Q 출력은 "로우"레벨로 된다. 따라서, AND게이트(87)의 출력도 "로우"페벨로 되며, 이에 따라 AND게이트(75₁)의 출력도 "로우"논리 레벨로 된다. 이와같이하여, 어드레스 단자(A4)(A5)는 AND 게이트(75₀)에 의해 평가되며, 라인(A4)이 "하이"라인(A5)이 "로우"이면 AND게이트(75₀)는 "하이"레벨을 출력한다. 이 경우에, 코드 01011이 제공되면, OR 게이트(77)는 그 출력 "하이"레벨을 제공한다.The operation of the evaluation logic section 30b will be described below in accordance with the viewpoint of the special operation mode selection operation after the memory 10 has entered the normal operation mode. This operation is performed in accordance with the continuation of the overvoltage appearance, as in the above-described embodiment. However, in this embodiment, the evaluation logic section 30b is connected to the address terminals (in the order of A5, A4, A2, A1, A0) to select the parallel test mode operated by the clock signals CK4 (CK4_). The order 01011 and 10011 are needed to be provided. In the initial state, the line POR TRST is at the "high" logic level, so the line RST_ is at the "high" level, causing the test mode operation circuit 29b to enter the special operation mode (i.e., the special test mode). Make it respond to startup. Line QO (Q1) coming from the output of flip-flop 90 ₀ (90 ₁ ) is at the "low" logic level, so that exclusive OR gate 85 has a "low" logic level at AND gate 87. to provide. Also in this state, (assuming that memory 1 has not been operated by the chip operating terminals E1 and E2), the Q output of the flip-flop 95 is at the "low" level. Therefore, the output of the AND gate 87 also becomes a "low" level, and thus the output of the AND gate 75 ₁ also becomes a "low" logic level. Thus to an address terminal (A4) (A5) will be evaluated by the AND gate (75 _0), the line (A4) is "high" line (A5) is "low", the AND gate (75 ₀₎ is "high" Print the level. In this case, if the code 01011 is provided, the OR gate 77 provides its output "high" level.

단자(A4)에 하나의 과전압의 출현이 제공되는 경우, 라인(CKBHV)은 "하이"레벨로 된다. 이에 따라 AND 게이트(89)는 그의 출력에 "하이"레벨을 제공함으로써, 플립플롭(95)에 Vcc의 "하이"레벨을 기록한다. 아울러, AND게이트의 출력은 각각의 NAND 게이트(80)의 일 입력에 접속됨으로써, 어드레스 단자(A0)(A1)(A2)의 상태가 평가될 수 있게 한다. 더우기, OR 게이트(77)의 출력은(제공되는 01011의 코드로 인하여)"하이"로되기 때문에, 인버터(79)의 출력에서 나온 라인(RST_)은, NAND 게이트(93)및 라인(POR)(TRST)의 출력이 모두 "하이"레벨로 되는 것에 기인하여, 역시 "하이"로 된다.When the appearance of one overvoltage is provided to the terminal A4, the line CKBHV is brought to the "high" level. The AND gate 89 thus writes a "high" level to the flip-flop 95 by providing a "high" level at its output. In addition, the output of the AND gate is connected to one input of each NAND gate 80, thereby allowing the state of the address terminals A0 (A1) (A2) to be evaluated. Furthermore, since the output of the OR gate 77 is " high " (due to the code of 01011 provided), the line RST_ coming from the output of the inverter 79 is the NAND gate 93 and the line POR. All of the outputs of the TRST become the "high" level, and therefore also become the "high".

과전압 조건이 주어진 상태에서 어드레스 단자에 코드 01011이 주어지면, NAND 게이트(80₀)및 인버터(81₀)에 의해 라인(CK4)(CK4_)은 각각 "하이"및 "로우"로 구동된다. 이하에서 설명하는바와 같이, 어드레스 단자(A3)에서 과전압 출현이 끝날 무렵, 플립플롭(90₀)는 "하이"레벨로 기록되고 이 레벨을 그의 Q 출력에 제공하는데, 이 Q 출력은 제5c도의 라인(Q0)에 의해 배타적 OR 게이트(85)에 접속되고, 라인(Q1)은 "로우"로 유지된다.(이 상태는 플립플롭 90₁에 기록되지 않았음). 따라서, 관련 어드레스 단자에 유효 코드 01011이 주어지고 라인(A3)에 과전압 출현이 있은 다음에는, 플립플롭(95)의 Q 출력과 배타적 OR 게이트(85)의 출력은 모두 "하이"레벨로 됨으로써, AND 게이트(87)의 출력을 "하이"로 만듬과 동시에 AND 게이트(75₁)를 동작시켜 다음 과전압 출현시의 어드레스 단자(A4)(A5)를 평가하도록 하고 있다. 이 과정에서, 평가 논리부(30b)는 어느 하나의 과전압 출현에서 다음 과전압 출현으로 넘어갈때 상기한 유호 코드를 변경시키게 되는데, 그 이유는 어드레스 단자(A5)(A4)가 제1주기에서(01이 아닌)코드 10을 수신하는 것에만 응답하여 OR 게이트(77)가 "하이"레벨을 출력하기 때문이다.When the over-voltage condition 01 011 Given a code to the address terminals at a given state, by a NAND gate (80 ₀₎ and the inverter (81 ₀₎ lines (CK4) (CK4_) is driven in each "high" and "low". As explained below, at the end of the overvoltage appearance at address terminal A3, flip-flop 90 ₀ is written to the "high" level and provides this level to its Q output, which is shown in FIG. is connected to the exclusive-OR gate 85 by a line (Q0), the line (Q1) is maintained at a "low" (the state not yet been written to the flip-flop 90 _1). Therefore, after the valid code 01011 is given to the associated address terminal and the overvoltage appears on the line A3, both the Q output of the flip-flop 95 and the output of the exclusive OR gate 85 are at " high " levels, The output of the AND gate 87 is made " high " and the AND gate 75 ₁ is operated to evaluate the address terminals A4 and A5 at the next overvoltage appearance. In this process, the evaluation logic unit 30b changes the above-mentioned code code when it transitions from one overvoltage occurrence to the next overvoltage occurrence, because the address terminals A5 and A4 are changed in the first period (01). This is because the OR gate 77 outputs a "high" level in response only to receiving code 10).

상기와 같이, 제1과전압 출현 주기에 유효 코드가 수신되는 경우에 있어서만, 평가 논리부(30b)는 상기의 코드를 변경시킨다. 이는 AND 게이트(87)가 플립플롭(95)을 설정시키는데 유효 코드와 함께 과전압 출현 모두를 요구하고 있는 것과, 단 하나의 유효 코드가 수신되고 있는 것(즉, 라인 Q0 및 Q1 중에서 단 하나만이 "하이"로 됨)에 기인한다.As described above, only when the valid code is received in the first overvoltage occurrence period, the evaluation logic unit 30b changes the code. This means that AND gate 87 requires both an overvoltage occurrence with a valid code to set flip-flop 95, and that only one valid code is being received (i.e., only one of lines Q0 and Q1 is " High ").

과전압 출현과 함께 제2 유효 코드(10011)가 수신되면, 클럭 라인(CK4)(CK4_)은 각각 "하이"및 "로우"로 구동되고 복귀된다. 이하에서 보다 상세히 설명한 바와 같이, 상기한 순서는 병렬 테스트 모드 선택 신호를 라인(T)상에 발생시킨다.When the second valid code 10011 is received with an overvoltage appearance, the clock lines CK4 CK4_ are driven to " high " and " low ", respectively, and returned. As described in more detail below, the above order generates a parallel test mode selection signal on the line T.

상기한 선택 방법은, 복수의 과전압 출현에 관하여 서로 상이한 코드를 필요로 하기 때문에, 비의도적인 테스트 모드 전압에 대한 부가적인 안전 대책을 제공하는 것이 된다. 예컨데, 상기한 과전압의 출현이 잡음이나 "핫트 소켓트"삽입에 기인하는 것이 라면, 과전압 출현과 동시에 어드레스 단자에 정확한 코드 순서(예컨데 01011에 연이어 10011)가 제공 될 가능성은 극히 희박하다. 유효한 코드는 어드레스 단자에 가해지는 활용가능한 값의 집합 가운데 아주 드문드문 산재하고 있다는 점을 감안할때, 상기한 유효 코드의 순서는 더욱 더 안전을 제공하게 된다.The above selection method requires different codes for the appearance of a plurality of overvoltages, thus providing additional safety measures against unintentional test mode voltages. For example, if the emergence of the overvoltage is due to noise or " hot socket " insertion, then it is extremely unlikely that the correct code sequence (e.g., 10011 following 01011) is provided at the address terminal upon the occurrence of the overvoltage. Given that valid codes are very sparse in the set of available values applied to the address terminals, the order of valid codes described above provides even more security.

또한, 평가 논리부(30b)는 각종의 리세트 기능에 의해 부가적인 안전 대책을 부여한다. 첫째로, 과전압 출현과 함께 어드레스 단자(A4)(A5)에 무효의 코드가 주어지면, OR 게이트(77)의 출력은 "로우"레벨로 되고, 이는 인버터(91)에 반전된 다음 NAND 게이트(93)의 출력을 "로우"레벨로 만들게 된다. 이에 따라, 라인(RST_)상에는 "로우"레벨이 나타나게 되며,이는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)과, 평가 논리부(30b)내의 플립플롭(95)을 리세트시키게 된다. 따라서, 평가 논리부(30b)는 특별 테스트 모드를 동작시키는데 수개의 상이한 유효 코드의 수신을 요구할 뿐만 아니라 상기한 2개의 유효 코드 사이에 무효 코드가 수신됨이 없이 위 2개의 유효 코드가 곧바로 서로 연이어 수신되는 것을 요구하고 있다. 이는 특별 테스트 모드 선택에 대한 보다 확고한 안전 대책을 부여하는 것이다.In addition, the evaluation logic unit 30b provides additional safety measures by various reset functions. First, when an invalid code is given to the address terminals A4 and A5 with the appearance of overvoltage, the output of the OR gate 77 is at the "low" level, which is inverted to the inverter 91 and then the NAND gate ( 93) will bring the output to the "low" level. Accordingly, the "low" level appears on the line RST_, which resets the flip-flops 90 and 92 in the test mode operation circuit 29 and the flip-flops 95 in the evaluation logic unit 30b. Let's go. Therefore, the evaluation logic 30b not only requires the reception of several different valid codes to operate the special test mode, but also the two valid codes are directly connected to each other without the invalid code being received between the two valid codes. It is requesting to be received. This gives a more robust safety measure for choosing a special test mode.

만약 상기와 같은 무효 코드가 있는 경우에는, 과전압 검출 회로(32)는 동작 상태로 유지되며, 이는 무효 코드의 수신 이후에 있어서 과전압 출현의 연속적인 수신을 허용하게 된다.If there is such an invalid code, the overvoltage detection circuit 32 remains in an operating state, which allows continuous reception of the occurrence of overvoltage after the receipt of the invalid code.

물론, 평가 논리부(30b)내에 적절한 논리를 부가하게 되면, 보다 긴 코드나 상이한 코드의 순서를 구현시킬 수 있게 된다. 예를 들면, 모든 어드레스 단자는, 어드레스 단자(A4)(A5))의 경우와 마찬가지로, AND 게이트(87)에 의해 선택되는 부가적인 AND 또는 NAND 기능으로써 평가되므로, 특별 테스트 모드가 동작되게 하는데 모든 비트가 변경될 것이다. 본 기술 분야에 통상의 지식을 가진자라면 본 명세서의 설명으로 부터 다른 대안과 수정예를 용이하게 구성할 수 있을 것으로 본다.Of course, by adding appropriate logic in the evaluation logic section 30b, longer codes or different code sequences can be implemented. For example, all address terminals are evaluated as additional AND or NAND functions selected by the AND gate 87, as in the case of address terminals A4 and A5, so that the special test mode is operated. The bit will change. It will be apparent to those skilled in the art that other alternatives and modifications can be readily constructed from the description herein.

다음에는, 제2c도 및 5d도를 참조하여, 본 발명의 또 다른 실시예에 따른 평가 논리부(30C)및 테스트 모드 동작 회로(29C)에 대하여 설명한 것이다. 이 실시예에 따른 평가 논리부(30C)는 특별 테스트 모드 코드를 제공하는데 최소 갯수의 단자가 사용되고 있는 상황에서 부주의 또는 비의도적인 테스트 모드의 진입을 방지할 수 있는 또다른 안전 대책을 부여한다. 예를 들어, 어느 하나의 특별 테스트 모드 코드의 제공에 단지 하나의 단자가 활용될 수 있는 경우에 있어서, 제2c도 및 5d도의 실시예는 테스트 모드의 진입에 앞서서 특정된 직렬 순서를 요구함으로써 비으도적인 테스트 모드 진입에 대한 안전 대책를 부여한다. 제2c도에서, 테스트 모드 동작 회로(29C)는 평가 논리부(30C)에 단 하나의 어드레스 단자(A1)만이 접속된 예를 보여주고 있다. 평가 논리부(30C)는 과전압 출현과 함께 단자(A1)에 수신되는 직렬 데이트를 평가함과 동시에 이 순서에 따라 플립플롭(90)(92)의 클럭킹을 제어하기 위한 회로를 포함하고 있다.Next, the evaluation logic section 30C and the test mode operation circuit 29C according to another embodiment of the present invention will be described with reference to FIGS. 2C and 5D. The evaluation logic 30C according to this embodiment provides another safety measure that can prevent inadvertent or unintentional entry of the test mode in a situation where a minimum number of terminals are used to provide a special test mode code. For example, in the case where only one terminal can be utilized for the provision of either one special test mode code, the embodiments of FIGS. 2C and 5D are empty by requiring a specified serial sequence prior to entering the test mode. It provides a safety measure against rogue test mode entry. In Fig. 2C, the test mode operation circuit 29C shows an example in which only one address terminal A1 is connected to the evaluation logic section 30C. The evaluation logic section 30C includes a circuit for evaluating the serial data received at the terminal A1 with the appearance of overvoltage and controlling the clocking of the flip-flops 90 and 92 in this order.

이하에, 제5d도를 참조하여, 어드레스 단자(A1)로부터의 직렬 데이터를 평가함과 아울러 테스트 모드 동작 회로(29C)내의 플립플롭(90)(92)의 클럭킹을 제어하기위한 평가 논리부(30C)내의 구성에 괸하여 설명한다. 평가 논리부(30C)는 시프트 레지스터(100)를 포함하고 있는데, 이 시프트 레지스터는, 과전압 검출부(32)에 의해 검출되어 라인(CKBHV)상에 전달되는 과전압 출현에 의해 클럭킹됨으로써, 어드레스 단자(A1)상의 직렬 데이터 상태를 수신하여 저장하게 된다. 이하에서 보다 상세히 설명하는 바와같이, 평가 논리부(30C)는 시프트 레지스터(100)의 상태를 평가하며, 유효 데이터 상태와 함께 라인(CKBHV)상에 또 하나의 펄스를 수신하게 될때 테스트 모드 동작 회로(29C)내의 플립플롭(90)에 제1클럭 펄스를 제공한다.An evaluation logic section for evaluating the serial data from the address terminal A1 and controlling the clocking of the flip-flops 90 and 92 in the test mode operation circuit 29C is described below with reference to FIG. 5D. It demonstrates with respect to the structure within 30C). The evaluation logic section 30C includes a shift register 100, which is clocked by the occurrence of an overvoltage detected by the overvoltage detector 32 and transmitted on the line CKBHV, thereby addressing the address terminal A1. Receive and store the serial data state on the. As will be described in more detail below, the evaluation logic 30C evaluates the state of the shift register 100 and when it receives another pulse on the line CKBHV with a valid data state, the test mode operation circuit. Provide a first clock pulse to flip-flop 90 in 29C.

또한, 평가 논리부(30C)는 카운터(102)를 포함하는데, 평가 논리부(30C)에서 일단 제1클럭 펄스가 제공되고 난 이후에 상기한 카운터(102)는 라인(CKBHV)상의 펄스를 계수하기 시작한다. 순서가 끝날때(이 실시예에서는 4개), 카운터(102)는 최종 데이터 상태와 시프트 레지스터(100)의 상태의 비교 동작을 시키는데, 만약 하나의 유효 코드가 수신되고 이 유효 코드가 테스트 모드 동작 회로(29C)내의 플립플롭(90)에 제1 클럭 펄스를 인가하게 하였던 코드와 동일하면, 제2클럭 펄스가 발생되어 특별 테스트 모드가 동작된다. 만일 제2 코드가 유효하지 않거나 또는 제2코드가 수신된 선행 유효 코드와 다른 경우에는, 시프트 레지스터(100)와 테스트 모드 동작 회로(29C) 내의 플립플롭(90)(92)은 라인(RST_)을 통하여 리세트되며, 특별 동작 또는 테스트 모드에 재진입하기 위해서는 전술한 순서가 다시 시작되어야 한다.In addition, evaluation logic 30C includes a counter 102, wherein after the first clock pulse is provided at evaluation logic 30C, the counter 102 counts the pulses on line CKBHV. To start. At the end of the sequence (four in this embodiment), the counter 102 makes a comparison operation between the last data state and the state of the shift register 100, if one valid code is received and this valid code is in test mode operation. If it is the same as the code that caused the first clock pulse to be applied to the flip-flop 90 in the circuit 29C, a second clock pulse is generated to operate the special test mode. If the second code is not valid or the second code is different from the previous valid code received, then the flip-flops 90 and 92 in the shift register 100 and the test mode operation circuit 29C are connected to the line RST_. Is reset through the above, and the above-described sequence must be restarted to reenter the special operation or test mode.

다음은, 제5d도를 참조하여, 평가 논리부(30C)의 상세한 구성과 특별 테스트 모드의 동작을 설명한 것이다. 플립플롭(90₀)(92₁)에서 나온 라인(Q0)(Q1)은 각각 인버터(107)에서 반전된 다음 NAND 게이트(106)의 입력에 가해지며, 따라서 라인(QOR)상에 나타나는 NAND 게이트(106)의 출력은 라인(Q0)(Q1)을 논리적 OR연산한 것에 해당한다. 라인(QOR)은 NAND 게이트(108)의 제1입력에 접속되며, 이 NAND 게이트(108)의 출력은 NAND 게이트(118)의 일 입력에 접속된다. 초기 조건에서, 플립플롭(90)의 출력이 모두 "로우"상태를 갖게되면, 라인(QOR)은 "로우"로 되고, 이에 따라 NAND 게이트(108)의 출력은 "하이"레벨로 된다. 라인(Q0)(Q1)은 또한 각각 NAND 게이트(114₁)(114₀)의 입력에 접속된다.Next, with reference to FIG. 5D, the detailed configuration of the evaluation logic unit 30C and the operation of the special test mode are explained. Lines Q0 and Q1 from flip-flop 90 ₀ and 92 ₁ are each inverted at inverter 107 and then applied to the input of NAND gate 106, thus the NAND gate appearing on line QOR. The output of 106 corresponds to a logical OR operation of lines Q0 (Q1). Line QOR is connected to the first input of NAND gate 108, and the output of NAND gate 108 is connected to one input of NAND gate 118. In the initial condition, when the outputs of the flip-flop 90 all have a "low" state, the line QOR is "low", and thus the output of the NAND gate 108 is at the "high" level. Lines Q0 and Q1 are also connected to inputs of NAND gates 114 ₁ and 114 ₀ respectively.

시프트 레지스터(100)는 서로 직렬로 접속된 3개의 D-플립플롭(101)을 포함하여, 플립플롭(101₁)(101₂)(101₃)의 출력을 각각 출력 라인(S1)(S2)(S3)에 제공한다. 플립플롭(101)은 라인(CKBHV)에 의해 클럭킹된다. 이때, 플립플롭(101)의 CK_입력은 인버터(123)에 의해 반전된 라인(CKBHV)의 신호에 의해 클럭킹된다. 제1 플립플롭(101₁)의 입력은 어드레스 단자(A1)에 접속된다. 따라서, 단자(A3)에 과전압 출현을 나타내는 펄스가 라인(CKBHV)상에 제공될때마다. 어드레스 단자(A1)의 논리 상태는 시프트 레지스터(100)의 연속적인 단에 기록된다. 상술한 제5c도에서와 마찬가지로, NAND 게이트(78)로 부터의 라인(RST_)은 인버터(79)를 경유하여 시프트 레지스터(100)를 리세트시킨다.The shift register 100 includes three D-flip flops 101 connected in series with each other, so that the outputs of the flip flops 101 ₁ , 101 ₂ and 101 ₃ are respectively output lines S1 and S2. It is provided to (S3). Flip-flop 101 is clocked by line CKBHV. At this time, the CK_ input of the flip-flop 101 is clocked by the signal of the line CKBHV inverted by the inverter 123. An input of the first flip flop 101 ₁ is connected to the address terminal A1. Thus, whenever a pulse indicating the appearance of overvoltage at terminal A3 is provided on line CKBHV. The logic state of the address terminal A1 is written to the successive stages of the shift register 100. As in FIG. 5C described above, the line RST_ from the NAND gate 78 resets the shift register 100 via the inverter 79.

이 실시예서는 라인(CKBHV)에 3개의 펄스가 수신될때, 어드레스 단자(A1)로부터 3비트 코드가 시프트 테지스터(100)로 이동된다. 플립플롭(101₁)(101₂)(101₃)의 출력(S1)(S2)(S3)은, 희망하는 코드에 따라, 어느 특정 라인에 관해서는 인버터(109)를 경유하여, NAND 게이트(104)에 제공된다. 따라서, 만약(각각 출력 S1, S2, S3 에 대응하는)시프트 테지스터(100)에의 이동된 코드가 101 이라면, NAND 게이트(104₀)는(인버터 105를 통하여)라인(SR4)상의 "하이"레벨을 NAND 게이트(104₀)에 제공하게 된다. 이 실시예에서, NAND 게이트(104₁)가 라인(SR1)에 "하이"레벨을 제공할때의 코드는 110이다. 이때에는 플립플롭(90)에 아무런 클럭 펄스가 제공되지 않기 때문에, NAND 게이트(114)의 다른 하나의 입력은 인버터(107)에 의해 반전된 라인(Q0)(Q1)의 신호에 따라 "하이"레벨로 된다. 시프트 레지스터(100)가 코드 101을 제공하는 이 실시예에 있어서, 라인(RDY₄)은 "하이"레벨로 되며, 라인(RDY₁)은 NAND 게이트(104₁)로 부터의 라인(SR1)의 "로우"상태에 기인하여 "로우"레벨로된다.In this embodiment, when three pulses are received on the line CKBHV, a 3-bit code is moved from the address terminal A1 to the shift register 100. The outputs S1, S2, and S3 of the flip-flops 101 ₁ , 101 ₂ , and 101 ₃ are connected to the NAND gate via the inverter 109 with respect to a specific line according to a desired code. 104). Thus, if "high" on the (via inverter 105), line (SR4) (each output S1, S2, corresponding to S3) if the mobile code to the shift Te register 100 to 101, NAND gates (104 ₀₎ thereby providing a level of the NAND gate (104 _0). In this embodiment, the code when NAND gate 104 ₁ provides the "high" level to line SR1 is 110. Since no clock pulse is provided to the flip-flop 90 at this time, the other input of the NAND gate 114 is " high " according to the signal of the lines Q0 and Q1 inverted by the inverter 107. Level. In this embodiment where the shift register 100 provides a code 101, the line RDY ₄ is at the "high" level, and the line RDY ₁ is connected to the line SR1 from the NAND gate 104 ₁ . Due to the "low" state, it becomes a "low" level.

라인(CKBHV)상에 제4의 펄스가 수신될때, 어드레스 단자(A1)가 "하이"레벨이면, NAND 게이트(118)의 출력은 "로우"로 된다. 이는 인버터(119)에 의해 반전된 후에, 라인(PLS4)에 "하이"레벨을 발생하며, 이 라인(PRS4)신호는 라인(RDY4)의 "하이"레벨과 함께 NAND 게이트(116)의 입력에 가해져(제2c도의 테스트 모드 동작 회로29c의 플립플롭 90₀에 이어지는)라인(CK4)(CK4_)에 각각 "하이"및 "로우"레벨을 제공한다. 따라서, 이 실시예에서 병렬 판독/기록의 특별 테스트 모드를 동작하는데 필요한 제1직렬 코드는 어드레스 단자(A3)상의 과전압 출현에 의해 클럭킹되는 어드레스 단자(A1)상의 직렬 코드 1011이다. 이리하여, 단자(A3)의 과전압 출현이 끝날무렵 라인CKBHV가 "로우"레벨로 복귀될때 플립플롭(90₀)의 출력으로부터의 라인(Q0)은 "하이"레벨로 된다.When the fourth pulse is received on the line CKBHV, if the address terminal A1 is at the "high" level, the output of the NAND gate 118 becomes "low". This is inverted by the inverter 119, which then generates a "high" level in line PLS4, which is connected to the input of NAND gate 116 with the "high" level of line RDY4. Applied to the line CK4 (CK4_) following the flip-flop 90 ₀ of the test mode operation circuit 29c of FIG. 2C, respectively, to provide "high" and "low" levels. Thus, in this embodiment, the first serial code required for operating the special test mode of parallel read / write is serial code 1011 on address terminal A1 clocked by the appearance of an overvoltage on address terminal A3. Thus, when the line CKBHV returns to the "low" level at the end of the overvoltage appearance of the terminal A3, the line Q0 from the output of the flip-flop 90 ₀ is at the "high" level.

라인(QO)이 "하이"로 되면, 라인(QOR)도 "하이"레벨로 된다. 라인(QOR)도 역시 NAND 게이트(110)의 일 입력에 접속되며, 이 NAND 게이트(110)는 인버터(111)를 통하여 카운터(102)를 클릭킹한다. 카운터(102)는 종래의 2비트 카운터이며, 이는 D-플립플롭(103₁)(103₂)을 포함한다. 플립플롭(103)의 출력은 인버터(121)를 통하여 D 입력에 접속되며, 플립플롭(103₁)의 출력은 인버터(111)의 출력에 의해 게이트되어 NAND 게이트(112)및 인버터(113)을 경유하여 D-플립플롭(103₂)의 클럭킹을 제어한다. 플립플롭(103₁)(103₂)의 출력은 각각 라인(CT1)(CT2)에 제공된다. 따라서, 라인(CKBHV)의 각 펄스에 대하여 ,카운터(102)는 순서 00, 01, 10, 11에 따라서 계수한다(라인 CT2 는 계수 과정에서 상위 비트가 됨)When the line QO becomes "high", the line QOR also becomes a "high" level. Line QOR is also connected to one input of NAND gate 110, which clicks on counter 102 via inverter 111. Counter 102 is a conventional two bit counter, which includes D-flip flops 103 ₁ and 103 ₂ . The output of the flip-flop 103 is connected to the D input through the inverter 121, and the output of the flip-flop 103 ₁ is gated by the output of the inverter 111 to open the NAND gate 112 and the inverter 113. The clocking of the D-flip flop 103 ₂ is controlled via. The outputs of flip-flops 103 ₁ and 103 ₂ are provided on lines CT1 and CT2, respectively. Therefore, for each pulse of the line CKBHV, the counter 102 counts according to the order 00, 01, 10, 11 (line CT2 becomes the upper bit in the counting process).

이리하여, 라인(CKBHV)상에 후속 순서의 3개의 펄스가 인가되면, 카운터(102)는 11 상태로 계수된다. 라인(CT1)(CT2)은 NAND 게이트(126)의 입력에 접속되며, 따라서, 계수 값이 11로 될 때까지 NAND 게이트(126)는 그의 출력에서 라인(CTN)을 "하이"레벨로 구동한다. NAND 게이트(108)의 다른 입력은 라인(CTN)에 접속되며, 이 NAND 게이트(108)의 출력은 "로우"레벨로 되는데, 그 이유는 라인(QOR)도 "하이"레벨(라인 QO는 "하이")로 되어 있기 때문이다. 따라서, 카운터(102)는 이 시간 동안에 라인(CKBHV)상의 클럭 펄스가 라인(PLS4)상에 "하이"레벨을 발생하는 것을 금지시키며, 이 과정에서 부정확한 코드는 플립플롭(90)(92)에 클럭 펄스를 초기에 제공할 수 없게 된다. 라인(CKBHV)상의 이들 펄스는 데이터를 시프트 레지스터(100)로 이동시켜, 이하에서 설명하는 바와 같이 순서의 끝에서 비교되도록 하고 있다.Thus, when three pulses of subsequent order are applied on the line CKBHV, the counter 102 counts to 11 states. Line CT1 (CT2) is connected to the input of NAND gate 126, so NAND gate 126 drives line CTN to its "high" level at its output until the coefficient value is 11. . The other input of the NAND gate 108 is connected to the line CTN, and the output of the NAND gate 108 is at the "low" level, because the line QOR is also at the "high" level (the line QO is " High "). Thus, counter 102 prohibits clock pulses on line CKBHV from generating a "high" level on line PLS4 during this time, in which inaccurate codes are flip-flops 90 and 92. Clock pulses cannot be initially provided. These pulses on the line CKBHV move the data to the shift register 100 so that they are compared at the end of the sequence as described below.

카운터(102)가 11상태에 도달할때, 라인(CTN)은 "로우"레벨로 하강한다. 이리하여 NAND 게이트(108)는 NAND 게이트(118)에 "하이"레벨을 제공하며, 이에 의해 라인(A1)(CKBHV)은 NAND 게이트(118)의 출력을 제어할 수 있게 된다. 라인(CKBHV)에 제4펄스가 나타나는 시점에서 단자(A1)에 "하이"레벨이 제공되면, 라인(PLS4)은 다시 "하이"레벨로 상승한다. 따라서, 이 실시예에서, 라인(RDY4)이 다시 "하이"레벨(즉, 시프트 레지스터 100 이 코드 101을 제공함)로 되고 또 라인(Q1)이 "로우"레벨로 되면, NAND 게이트(116₀)에 의해 라인(CK4)(CK4_)상에 제2 클럭 펄스가 제공된다. 플립플롭(900)로부터 라인(Q1)이 "로우"레벨로되면, 이에 의해, 제2의 플립플롭(90)(92)시리즈에 제1 클럭 펄스가 제공되고 난 이후에 있어서, 제1의 플립플롭(90)(92)시리즈에 클럭 펄스가 제공되는 것이 방지된다.When the counter 102 reaches the 11 state, the line CTN goes down to the "low" level. Thus, the NAND gate 108 provides a "high" level to the NAND gate 118, thereby allowing the line A1 (CKBHV) to control the output of the NAND gate 118. When the "high" level is provided to the terminal A1 at the time when the fourth pulse appears on the line CKBHV, the line PLS4 rises again to the "high" level. Thus, in this embodiment, when line RDY4 is again at the "high" level (i.e., shift register 100 provides code 101) and line Q1 is at the "low" level, NAND gate 1116 ₀ Thereby providing a second clock pulse on line CK4 (CK4_). When the line Q1 from the flip-flop 900 is brought to the "low" level, the first flip is provided after the first clock pulse is provided to the second flip-flop 90, 92 series. The provision of clock pulses to the flop 90, 92 series is prevented.

한편, 평가 논리부(30C)는, 제2의 코드 순서가 부정확한 경우에 대비한 리세트 회로를 포함하고 있다. 상기의 실시예에 있어서, 만일 시프트 레지스터(100)가 코드 101을 발생하지 않게 되면, 라인(RDY4)은 "로우"레벨로 된다. 제1클럭 펄스에 기인하여 플립플롭(900)(920)에 가해지는 라인(Q0)이 "하이"로되면, 시프트 테지스터(100)내의 코드에 관계없이 라인(RDY1)은 "로우"레벨로 된다. NOR 게이트(120)의 입력은 라인(RDY1)(RDY4)에 접속되어, NOR 게이트(120)는 그 출력을 통하여 NAND 게이트(124)에 "하이"레벨을 제공한다. NAND 게이트(124)는 또한, 라인(CT1)(CT2)을 통하여 카운터(102)의 상태를 수신함과 동시에 라인(CKBHV)을 수신하며, 그의 출력은 NAND 게이트(78)의 입력에 접속된다. NAND 게이트(78)는 인버터(79)를 톤하여 시프트 테지스터(100)를 리세트시키는 동시에 다시 인버터(119)를 통하여 라인(RST_)을 구동한다. 따라서, 만약 카운터(102)의 상태가 11이고, 라인(CKBHV)시점에서 유효 코드가 수신되지 않으면(즉, 라인 RDY1 및 RDY4 가 모두 "로우"이면), NAND 게이트(124)의 출력은 "로우"레벨로 하강하게 되며, 이에 따라 NAND 게이트(78)및 인버터(79)는 시프트 테지스터(100)내의 플립플롭(101)을 리세트시킴과 동시에 라인(RST_)을 통하여 테스트 모드 동작 회로(29C)내의 플립플롭(90)(92)을 리세트시킨다. 따라서, 부정확한 코드가 수신될때에는, 플립플롭(90)(92)에 제1클럭 펄스가 제공된 이후라도, 평가 논리부(30C)는 테스트 모드 진입에 앞서 전체의 순서가 수신되게 한다.On the other hand, the evaluation logic unit 30C includes a reset circuit for the case where the second code order is incorrect. In the above embodiment, if the shift register 100 does not generate the code 101, the line RDY4 is at the "low" level. When the line Q0 applied to the flip-flops 900 and 920 becomes "high" due to the first clock pulse, the line RDY1 is brought to the "low" level regardless of the code in the shift register 100. do. An input of the NOR gate 120 is connected to a line RDY1 (RDY4) so that the NOR gate 120 provides a "high" level to the NAND gate 124 through its output. NAND gate 124 also receives line CKBHV at the same time as receiving the state of counter 102 via lines CT1 and CT2, the output of which is connected to the input of NAND gate 78. The NAND gate 78 tones the inverter 79 to reset the shift resistor 100 and simultaneously drives the line RST_ through the inverter 119. Thus, if the state of counter 102 is 11 and no valid code is received at the time of line CKBHV (ie, lines RDY1 and RDY4 are both "low"), then the output of NAND gate 124 is "low". And the NAND gate 78 and the inverter 79 reset the flip-flop 101 in the shift register 100 and at the same time through the test mode operation circuit 29C. The flip-flops 90 and 92 in Fig. 2 are reset. Thus, when an incorrect code is received, even after the first clock pulse is provided to flip-flops 90 and 92, evaluation logic 30C causes the entire order to be received prior to entering the test mode.

이리하여, 상기한 본 발명의 다른 실시예에 따른 평가 논리부(30C)는, 코드를 수신하는데 단 하나의 단자가 사용되는 경우라도, 비의도적인 특별 테스트 모드진입에 대한 부가적인 안전 대책을 제공할 수 있게 된다. 이러한 부가적인 안전 대책은 드문드문 산재한 직렬 코드에 의해 제공되는데, 여기서 직렬 코드내의 비트의 갯수는 활용 가능한 여러 테스트 모드 중에서 어느 하나를 유일하게 선택해내는데 필요한 최소의 비트 갯수보다 많다. 이 실시예에서는 2개의 테스트 모드중에서 어느 하나를 선택하는데 각기 4비트로 이루어진 2회의 코드 순서가 소요되고 있다. 아울러, 안전도를 더욱 증가시키기 위해, 모두 "0"또는 "1"이 아닌 코드가 요구되고 있다.Thus, the evaluation logic 30C according to another embodiment of the present invention provides additional safety measures against unintentional special test mode entry, even when only one terminal is used to receive the code. You can do it. This additional safety measure is provided by sparse serial code, where the number of bits in the serial code is greater than the minimum number of bits needed to select only one of the various test modes available. In this embodiment, two code sequences of four bits each are required to select one of the two test modes. In addition, in order to further increase safety, codes that are not all "0" or "1" are required.

어느 하나의 특별 테스트 모드를 선택하여 동작하는 모드에 상관없이, 그 특별 테스트 모드의 동작시에는(특히, 병렬 테스트의 경우에는), 어드레스 단자(A1)(A3)특별 테스트 모드시 데이터가 기록 또는 판독되느 어드레스 장소의 선택과 같은 부가적인 기능을 가질 수 있다. 따라서, 일단 특별 테스트 모드의 동작이 (제7도에서 도시된 바와같이) 일어나게 되면, 특별 테스트 모드의 동작에 있어서 어드레스 단자(A1)(A3)는 '돈-케어"조건으로 되지만, 어드레스 단자(A1)(A3)는 희망하는 테스트의 실행에 있어서는 중요성을 갖는다.Regardless of the mode in which one of the special test modes is selected and operated, during the operation of the special test mode (particularly in the case of parallel test), the data is recorded or written in the address terminal A1 (A3) special test mode. It may have additional functions such as the selection of the address location to be read. Thus, once the operation of the special test mode occurs (as shown in FIG. 7), in the operation of the special test mode, the address terminals A1 and A3 become 'money-care' conditions, but the address terminal ( A1) (A3) are of importance in the execution of the desired test.

제7도를 보면서, 다음에는. 칩 동작에 의해 메모리(1)가 선택되었을 때 특별 테스트 모드를 불능시키는 과정에 대하여 설명하고자 한다. 위에서 언급한 바와 같이, 만약 정상 동작 중에 원치않게 특별 테스트 모드에 진입되면, 제일 먼저 인지할 수 있는 결과로서 메모리에 기억된 데이터나 메모리에 기록되어 저장될 것으로 생각했던 데이터가 손상되는 경우가 많다. 따라서, 테스트 모드를 동작하는데 복수의 과전압 출현을 필요로하는 상기한 특징적 구성에 의하면, 위에서 말한 데이터의 손상등에 대한 안전 대책이 마련될 수 있다.Next time, looking at Figure 7. The process of disabling the special test mode when the memory 1 is selected by the chip operation will be described. As mentioned above, if a special test mode is entered unintentionally during normal operation, the first recognizable result is that the data stored in the memory or the data that was supposed to be stored in the memory are often damaged. Therefore, according to the above-described characteristic configuration that requires the appearance of a plurality of overvoltages to operate the test mode, safety measures against damage to the data mentioned above can be provided.

그런데, 상기한 바와같은 비의도적인 특별 테스트 모드의 진입은, 이 테스트 모드를 나중에 불능시키고 정상 동작 모드로 재진입할 수 있게 제어 할 수 있는 방법이 없는 경우에 있어서는, 훨씬 심각한 결과를 초래한다. 전술한 McAdams 씨등의 논문에서 지적한 바와 같이, 과전압 조건에 의해 동작되는 특별 테스트 모드를 가진 메모리에 있어서, 메모리를 다시 정상 동작 모드로 되돌리는 종래 기술은 정상 동작모드의 재진입을 나타내는 코드와 함께 부가적인 과전압 출현을 제공하는 것이었다.However, entering an unintentional special test mode as described above has much more serious consequences when there is no way to control this test mode to be disabled later and reenter the normal operation mode. As pointed out in the paper by McAdams et al. Above, in a memory having a special test mode operated by an overvoltage condition, the prior art of returning the memory back to the normal operation mode is accompanied by a code indicating reentry of the normal operation mode. To provide an overvoltage appearance.

그런데, 특히 시스템 환경에서, 원치않게 테스트 모드에 진입한 경우에 정상 동작 모드에 재진입하기 위해서는, 우선 부적절한 모드를 검출해내고, 이어서 적절한 코드와 함께 하나의 과전압 출현이 메모리 장치에 인가되어야만 정상 동작 모드에 다시 들어갈 수 있게 되어 있다. 여기서 문제된 것은, 테스트 모드하에서 여기치않게 발생된 에러를 검출하는 기술은 물론, 더우기 그 에러가 테스트 모드에서 기인한 것이라는 사실을 판정해내는 기술은 수 많은 시스템에서 비교적 복잡한 동작으로 이루어진다. 더우기, 이러한 시스템은 테스트 모드에서 이탈하는데 필요한 과전압 능력을 가지고 있지않은 경우도 있다. 따라서 이러한 시스템에서는 비의도적으로 진입된 특별 테스트 모드를 이탈하기 위해서는, 그러한 특별 테스트 모드의 동작이 첫 단계에서 검출 된다는 가정에서, 시스템을 완전히 정지시키는 길 밖에 없다.However, especially in a system environment, in order to reenter the normal operation mode in the event of an undesired entry into the test mode, it is first necessary to detect an improper mode and then an overvoltage appearance with an appropriate code must be applied to the memory device in normal operation mode. You can enter again. The problem here is that the technique of detecting an unexpectedly occurring error under test mode, as well as the technique of determining that the error is due to the test mode, consists of a relatively complex operation in many systems. In addition, these systems often do not have the overvoltage capability required to exit test mode. Therefore, in such a system, the only way to escape the unintentionally entered special test mode is to stop the system completely, assuming that the operation of such a special test mode is detected in the first stage.

본 발명의 이 실시예에 의하면, 제1도 및 제2a도의 평가 논리부(30)에 대하여 위에서 설명한 바와 같이, 메모리(1)는 자신이 동작되지 않은 기간에 있어서만 특별 테스트 모드에 진입할 수 있고 또 그 모드로 유지될 수 있다. 제1도에 관해서 설명한 바와 같이, 본 실시예의 메모리(1)는, 단자(E1)에 "로우"레벨을, 단자(E2)에 '하이"레벨을 인가하는 것에 의해 동작될 수 있다. 이러한 동작 조건에 응답하여, 라인(TRST)은 "로우"레벨로 되며, 이에 따라 평가 논리부(30)내의 라인(RST_)도 "로우"레벨로 된다. 이러한 상태에서 플립플롭(90)(92)은 모두 리세트 상태로 진입하여 그대로 유지됨으로써, 플립플롭(92)의 Q 출력을 무조건 "로우"레벨로 만들게 된다. 그러한 경우, 특별 테스트 모드는 동작되지도 않을 뿐만 아니라 동작 상태로 유지되지도 않게 된다.According to this embodiment of the present invention, as described above with respect to the evaluation logic unit 30 of FIGS. 1 and 2A, the memory 1 can enter the special test mode only in a period in which it is not operated. And can remain in that mode. As described with reference to Fig. 1, the memory 1 of the present embodiment can be operated by applying a "low" level to the terminal E1 and a "high" level to the terminal E2. In response to the condition, the line TRST is at the "low" level, and thus the line RST_ in the evaluation logic section 30 is also at the "low" level. In this state, the flip-flops 90 and 92 By entering all the reset states and remaining intact, the Q output of the flip-flop 92 is unconditionally "low" level, in which case the special test mode is neither active nor active. .

이하에, 제7도를 참조하면서, 메모리(1)의 비선택(de-selection)에 기인한 특별 테스트 모드로부터의 이탈에 관하여 설명한 것이다. 시간 t 에서 라인(T)은 "하이"레벨이기 때문에, 병렬 테스트를 위한 특별 테스트 모드는 동작된 상태로 도시되어 있다. 그런데, 시간 t₁₂에서, 라인(trst)은 "하이"에서 "로우"로 천이되는데, 메모리(1)를 동작시키기 위하여 적절한 논리 레벨을 수신하는 칩 동작 입력 단자(E1)(E2)에 응답하여 제1도의 AND 게이트(25)및 인버터(27)는 상기한 천이 동작을 발생기키게 된다. 라인(TRST)이 "로우"레벨로 하강하는 것에 응답하여, 평가 논리부(30)는 라인(RST_)에 "로우"레벨을 제공한다. 제6도에 관해 위에서 설명한 바와 같이, 라인(RST_)에 응답하여 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)은 모두 리세트되어 그의 Q 출력에 "로우"레벨을 제공하게 된다. 그 결과, 드라이버(11)는 "로우 레벨의 라인(RST_)신호에 의해 역시 "로우"상태로 구동된 플립플롭(92₂)의 Q 출력에 응답하여, 시간 t₁₃에서 라인(T)및 라인(t₂)을 "로우"레벨로 구동하게 된다.The following describes the departure from the special test mode due to de-selection of the memory 1 with reference to FIG. Since line T is at the "high" level at time t, the special test mode for parallel testing is shown in an activated state. By the way, at time t ₁₂ , the line trst transitions from "high" to "low", in response to the chip operating input terminals E1 (E2) receiving an appropriate logic level to operate the memory 1. The AND gate 25 and the inverter 27 of FIG. 1 generate the above-described transition operation. In response to the line TRST falling to the "low" level, the evaluation logic 30 provides the "low" level to the line RST_. As described above with respect to FIG. 6, in response to the line RST_, the flip-flops 90, 92 in the test mode operation circuit 29 are all reset to provide a "low" level to their Q output. . As a result, the driver 11 'by a line (RST_) a low level signal is also "low" in response to the Q output of the flip-flop (92 ₂₎ driven in a state, a line (T) and the line from the time t ₁₃ will drive (t ₂ ) to the "low" level.

따라서, 본 실시예에 있어서는, 특별 테스트 모드로부터의 이탈은 단지 칩 동작 기능에 의해 메모리(1)를 동작시키는 것만으로 실행된다. 물론, 칩 동작에 의한 동작은 본 실시예의 메모리(1)에서 필수적인 지정된 기능이기 때문에, 상기한 바와같은 동작은 메모리(1)의 시스템 사용자가 활용할 수 있는 것이다. 또한, 버스 이용상의 경합의 가능성이 없는 극히 단순한 시스템에서, 예컨대 단지 하나의 메모리 뱅크가 사용되는 것에 있어서는, 칩 동작 단자(E1)(E2)는 동작 상태로 고정적으로 결선될 수 있다. 이 실시예에 있어서, 상기한 고정적 결선은, 라인(TRST)을 "로우"레벨로 유지시키기 때문에, 시스템 동작중에 비의도적인 특별 테스트 모드의 진입 가능성을 배제시키게 된다. 이러한 장치 구성에 의하면, 테스트 모드 진입으로 인한 데이터 손상은 야기되지 않게 된다.Therefore, in this embodiment, the departure from the special test mode is executed only by operating the memory 1 by the chip operating function. Of course, since the operation by the chip operation is a designated function essential in the memory 1 of this embodiment, the above operation can be utilized by the system user of the memory 1. In addition, in an extremely simple system where there is no possibility of contention on the bus, for example, in which only one memory bank is used, the chip operating terminals E1 and E2 can be fixedly connected in the operating state. In this embodiment, the above fixed connection keeps the line TRST at the "low" level, thus eliminating the possibility of entering an unintentional special test mode during system operation. With this device configuration, data corruption due to entering the test mode is not caused.

다음은 전력 상승 순서에 따른 테스트 모드 동작 회로(29)의 동작을 제8도를 참조하여 설명한 것이다. 앞에서 설명한 바와 같이, 테스트 모드 동작 회로(29)는 전력-온 리세트 회로(40)을 포함하는데, 이 회로(40)는 전력 상승의 초기에 라인(POR)에 "로우"레벨을 발생하며, Vcc전압 한계에 도달한 이후의 시점에서는 라인(POR)에 "하이"레벨을 발생한다.The following describes the operation of the test mode operation circuit 29 in the power-up order with reference to FIG. As previously described, the test mode operation circuit 29 includes a power-on reset circuit 40, which generates a "low" level in the line POR at the beginning of the power up, At the time after reaching the Vcc voltage limit, a "high" level is generated in the line POR.

시간 to에서, 메모리(1)는, 전원 전압Vcc를 나타내는 맨위의 라인에서 보는 바와 같이 전력 하강 상태에 있으나, 단자(a3)에는 "부"극성 전압이 인가되어 있다. 이러한 상태는 전원 Vcc의 전력 상승 기간에 발생되기도 하고, 또한 이미 전력 상승된 장소에 메모리(1)를 "핫트 소겟트"삽입시켜서 그 결과 전원 전암 Vcc가 단자(A3)에 인가되고 난 후에 메모리(1)에 도달하는 경우에 발생되기도 한다. 어느 경우든지, 이때 어드래스 단자는 Vcc에 대하여 그리고 혹은 Vcc에 대하여 과전압 조건에 놓이게 된다. 단자(A3)에 상기한 과전압 조건이 가해지고 아울러 어드레스 단자(A1)가 어느 한 코드(본 명세서의 설명에서는 전력 상승중에 나타날 수 있는 "로우"레벨로 임의 선택됨)를 나타낼때, 평가 논리부(30)는 라인(CK1)(CK1_)상에 각각 "하이"및 "로우"신호를 발생시킨다. 위에서 명시한 원인에 의해서는, 상기한 어드레스 단자(A3)의 과전압 조건은 의도적으로는 제공되지 않을 뿐만 아니라, 이런 상황에서 상기의 과부하 조건을 가지고 특별 테스트 모드를 동작시킬 수도 없다. 오히려, 단자(A3)상의 상기한 과전압 출현은 전력 상승이나 "핫트 소켓트"조건에 의해 발생되는, 어드레스 단자(A3)에 관한 전원 Vcc상태의 속성이다.At time to, the memory 1 is in a power-down state as shown in the top line indicating the power supply voltage Vcc, but a "negative" polar voltage is applied to the terminal a3. This condition occurs during the power-up period of the power supply Vcc, and also inserts the "hot socket" into the memory 1 at a place where power is already increased, and as a result, after the power supply full arm Vcc is applied to the terminal A3, the memory ( Occurs when 1) is reached. In either case, the address terminal is then placed in an overvoltage condition for Vcc and / or for Vcc. The above-mentioned overvoltage condition is applied to the terminal A3, and when the address terminal A1 indicates any code (optionally selected as the "low" level which may appear during power up), the evaluation logic section ( 30 generates "high" and "low" signals on line CK1 CK1_, respectively. For the reasons specified above, the overvoltage condition of the above-described address terminal A3 is not intentionally provided, nor can the special test mode be operated with the overload condition in such a situation. Rather, the above-mentioned occurrence of overvoltage on the terminal A3 is an attribute of the power supply Vcc state with respect to the address terminal A3, which is caused by a power up or "hot socket" condition.

여하튼, 테스트 모드 동작 회로(29)내의 전력-온 리세트 회로(40)가 없었다면 라인(CK1)(CK1_)상의 상기한 신호에 의해, 플립플롭(90₁)은 그의 D 입력에 가해진 "하이"레벨을 그대로 래치하게 되었을 것이다. Vcc가 제8도에 도시된 Von전압보다 낮은 "로우"레벨로 되어 있는 기간과, 그리고 그 이후의(제8도에서 td로 표시된)소정 기간에, 라인(POR)은 전력-온 리세트 회로(40)에 의해 "로우"레벨로 유지된다. 이에 따라, 평가 논리부(30)는 테스트 모드 동작 회로(29)내의 플립플롭(90)(92)에 라인(RST_)상의 "로우"레벨 신호를 제공함으로써, 이들 플립플롭의 Q 출력들을 "로우"레벨로 만들어주게 된다. 제8도에 도시된 바와 같이, 드라이버(110)에 구동되는 플립플롭(92₁)의 Q 출력에 상용하는 플립플롭(90₁)의 Q 출력과 라인(T2)은 이 기간에 있어서, 단자(A3)에서의 과전압 출현에 관계없이 "로우"레벨로 유지된다.In any case, if there was no power-on reset circuit 40 in the test mode operation circuit 29, by the above-described signal on the line CK1 (CK1_), the flip-flop 90 ₁ is "high" applied to its D input. You would have latched the level. In the period where Vcc is at the "low" level lower than the Von voltage shown in FIG. 8, and in a predetermined period thereafter (indicated by td in FIG. 8), the line POR is a power-on reset circuit. 40 is maintained at the "low" level. Accordingly, evaluation logic 30 provides " low " level signals on line RST_ to flip-flops 90 and 92 in test mode operation circuit 29, thereby bringing the Q outputs of these flip-flops to " low ""I will make you a level. As shown in FIG. 8, the Q output and the line T2 of the flip-flop 90 ₁ commonly used for the Q output of the flip-flop 92 ₁ driven by the driver 110 are connected to the terminal (A) in this period. It remains at the "low" level regardless of the appearance of overvoltage in A3).

전원 전압 Vcc가 전력-온 리세트 회로(40)의 트립 한계 전압(Von)을 초과한 후, 그리고 전력-온 리세트 회로(40)내의 고유의 지연 시간(td)의 경과후에, 라인(POR)은 시간 t₁에서 "하이"레벨로 상승한다. 라인(POR)의 "하이"레벨로의 상승에 응답하여, 평가 논리부(30)는 플립플롭(90)(92)에 라인(RST_)상의 "하이"레벨을 제공하게 된다. 그 결과 플립플롭(90)(92)은 이제 클럭 입력의 인가 신호에 응답하게 된다. 더우기, 전술한 바와 같은 상황으로 인해 과전압 조건에 있어 어드레스 단자(A3)는, 공칭 레벨에 도달한 전원 전압 Vcc에 응답하여, 역시 공칭 레벨로 복귀하게 된다. 이제, 메모리(1)의 정상 동작이 계속될 수 있다.After the power supply voltage Vcc exceeds the trip limit voltage Von of the power-on reset circuit 40 and after the elapse of the inherent delay time td in the power-on reset circuit 40, the line POR ) Rises to the "high" level at time t ₁ . In response to the rise of the line POR to the "high" level, the evaluation logic 30 provides the flip-flops 90 and 92 to the "high" level on the line RST_. As a result, flip-flops 90 and 92 now respond to an application signal on the clock input. Furthermore, due to the above situation, the address terminal A3 returns to the nominal level again in response to the power supply voltage Vcc having reached the nominal level under the overvoltage condition. Now, the normal operation of the memory 1 can continue.

제8도의 동작예에서 보는 바와같이, 테스트 모드 동작 라인(T2)과 연관된 특별 테스트 모드는 과전압 출현 기간 동안에 "로우"레벨로 된 어드레스 단자(A1)에 의해 선택되어 동작된다. 따라서, 앞으로 설명한 경우처럼, 기간t₂에서, 어드레스 단자(A1)가 "로우"레벨로 되어 있는 기간에 제1 과전압(이 경우에는 저전압) 조건이 의도적으로 어드레스 단자(A3)에 가해져 상기의 특별 테스트 모드를 선택하도록 하고 있다. 이 조건에 응답하여, 평가 논리부(30)는 시간 t₃에 라인(CK1)(CK1_)상에 각각 "하이"및 "로우"레벨을 제공한다. 이에 의해 플립플롭(90₁)은 레벨 변동을 일으켜 그 출력에 "하이"레벨을 제공하게 된다. 시간 t₄에서 어드레스 단자(A3)가 공칭 레벨로 복귀할 때에는, 기간 t₅에 이르러서 라인(CK1)(CK1_)상에 각각 "로우"및 "하이"레벨이 나타나며, 이에 따라 플립플롭(90₁)의 제2단과 Q 출력에 "하이"레벨이 기록된다.As shown in the operation example of FIG. 8, the special test mode associated with the test mode operation line T2 is selected and operated by the address terminal A1 at the "low" level during the overvoltage appearance period. Therefore, as in the case described in the future, in the period t _2, the address terminals (A1) is "low" the first voltage in the period, which is the low level (in this case, undervoltage) condition of the intentionally applied to the address terminals (A3) Special The test mode is selected. In response to this condition, evaluation logic 30 provides a respective "high" and "low" level on the lines (CK1) (CK1_) to time t _3. This causes flip-flop 90 ₁ to level shift to provide a "high" level at its output. When the address terminal A3 returns to the nominal level at time t ₄ , the period t ₅ is reached, and the "low" and "high" levels appear on the lines CK1 (CK1_), respectively, and thus the flip-flop 90 ₁ The "high" level is recorded in the second stage and Q output.

시간 t₁에서 발생하였던 어드레스 단자(A3)의 과전압 출현은 이 순서에 있어서 두번째의 출현이지만, 테스트 모드 동작 회로(29)는 이 과전압 출현을 제1의 순서로서 처리하였음을 알 수 있으며, 이는 라인(T2)이 "로우"레벨로 유지된 점을 미루어보아 분명하다. 이리하여, 테스트 모드 동작 회로(29)는, 전력 상승이나 전력 강하 기간에 과전압 조건이 테스트 모드 동작 회로(29)상에 영향을 미치는 것을 효과적으로 페쇄시킴으로써, 비의도적인 특별 테스트 기능의 동작을 방지하고 있다. 따라서, 테스트 모드 동작 회로(29)는, 완전한 전력 상승 이후에 발생하는 과전압 조건만을 유효한 것으로서 받아들이게 된다. 이리하여, 제8도에 도시된 바와 같이, 단자(A3)에 가해지는 제2의 과전압 출현이 단지 제1의 출현으로서 계수되어진다.The overvoltage appearance of the address terminal A3 which occurred at time t ₁ is the second appearance in this order, but it can be seen that the test mode operation circuit 29 has processed this overvoltage appearance as the first order, which is the line It is clear from the fact that T2 remains at the "low" level. Thus, the test mode operation circuit 29 effectively shuts down the overvoltage condition affecting the test mode operation circuit 29 during a power up or power down period, thereby preventing unintentional operation of the special test function. have. Therefore, the test mode operation circuit 29 accepts only the overvoltage condition occurring after the complete power up as valid. Thus, as shown in FIG. 8, the appearance of the second overvoltage applied to the terminal A3 is only counted as the first appearance.

그후, 시간 t₆에서 발생하는 제2의 과전압 출현에 의해 특별 테스트 모드가 동작되며, 이에 의해, 제7도와 관련하여 위에서 설명한 것과 동일한 방법으로, 시간 t₇에 단자(A3)가 공칭 레벨로 복귀되면서, 라인(T2)에 "하이"레벨 신호가 발생 된다.Thereafter, the special test mode is activated by the appearance of a second overvoltage occurring at time t ₆ , whereby terminal A3 returns to the nominal level at time t ₇ in the same manner as described above with respect to FIG. As a result, a "high" level signal is generated on the line T2.

[테스트 모드에서의 출력 동작][Output Operation in Test Mode]

다음은, 제1도 및 제9도를 참조하여, 테스트 모드 동작 회로(29)에 의한 특별 테스트 모드의 동작 결과로서 출력 버퍼(22)의 제어에 대하여 설명한다. 제1도에 도시되고 앞서 설명한 바와 같이, 본 실시예의 메모리(1)는 OR 게이트(33)을 포함하는데, 이 OR 게이트 AND 게이트(25)로부터의 라인(CE)과 테스트 모드 동작 회로(29)로 부터의 라인(T)을 그 입력에 수신한다. OR 게이트(33)의 출력은 AND 게이트(26)의 입력에 접속되며, AND 게이트(26)의 출력은 출력 버퍼(22)의 동작 및 동작 불능을 제어한다. 설명의 편의상, 이 실시예에서, 출력 버퍼(22)는 AND 게이트(26)의 "하이"레벨 출력 신호에 의해 동작되도록 하고 있다.Next, with reference to FIGS. 1 and 9, the control of the output buffer 22 as a result of the operation of the special test mode by the test mode operation circuit 29 will be described. As shown in FIG. 1 and described above, the memory 1 of the present embodiment includes an OR gate 33, which is a line CE from the OR gate AND gate 25 and a test mode operation circuit 29. Receive on its input the line T from. The output of the OR gate 33 is connected to the input of the AND gate 26, and the output of the AND gate 26 controls the operation and disabling of the output buffer 22. For convenience of explanation, in this embodiment, the output buffer 22 is operated by the "high" level output signal of the AND gate 26.

제2a도 및 제7도에 관해서 설명한 바와 같이, 라인(T)은 메모리(1)에서 2개의 특별 테스트 모드중에서 어느 하나를 동작시키는 신호를 전송하도록 되어 있다.As described with reference to FIGS. 2A and 7, the line T is adapted to transmit a signal for operating any one of two special test modes in the memory 1.

메모리(1)내의 출력 버퍼(22)를 콘트롤하는데는, 테스트 모드 동작 신호를(이 실시예에서는 라인 T 와 T2)의 논리적 OR 연산 값을 제1도의 OR 게이트(33)의 입력에 전송하는 것이 좋다. 이에 의해 특별 테스트 모드중의 어느 하나가 선택되어 출력 버퍼(22)가 하기의 방법으로 제어된다. 이와는 달리, 2개 이상의 특별 테스트 모드를 활용할 수 있도록 된 경우에 있어서는, 위 특별 테스트 모드중에서 선택된 어느 특정 모드만의 동작에 의해 출력 버퍼(22)의 동작 및 동작 불능이 영향을 받을 수 있도록 적절하 논리를 구현할 수 있다. 여기서, 상기의 논리는 본기술 분야에서 통상의 지식을 가진자라면, 테스트 모드하에서의 출력 버퍼(22)의 희망하는 제어하에 근거하여 용이하게 구성할 수 있다.The control of the output buffer 22 in the memory 1 involves the transfer of a test mode operation signal (line T and T2 in this embodiment) to the input of the OR gate 33 in FIG. good. This selects one of the special test modes so that the output buffer 22 is controlled in the following manner. On the contrary, in the case where two or more special test modes can be utilized, the operation and inoperability of the output buffer 22 may be affected by the operation of only one specific mode selected from the above special test modes. The logic can be implemented. Here, the above logic can be easily constructed by those skilled in the art based on the desired control of the output buffer 22 under the test mode.

한편, OR 게이트(33)에 의한 라인(CE)(T)의 논리적 조합과 그에 연이어 AND 게이트(26)에 의한 출력 버퍼(22)의 동작에 대한 제어 기술은 비교적 간단하게 구현되는 출력 버퍼의 제어 기능이다. 회로의 특별 요건에 따라 상기의 기능을 구현하는데에 있어서, 지연 단과 같은 기타의 회로로서, 출력 버퍼(22)의 동작과 동작 불능의 타이밍을 제어하거나 다른 목적을 위하여 메모리(1)내의 부가적인 내부 신호에 의해 출력 버퍼(22)의 동작을 게이트하는 회로를 채용할 수도 있다. 아울러, 본 실시예에서는 "정"극성 논리만이 에시되어 있지만, 본 발명을 실시함에 있어서 "부"극성 논리(예를 들면, OR 및 AND 논리 구현보다는 NOR 및 NAND 논리의 구현)를 균등하게 이용할 수 있다.On the other hand, the control technique for the logical combination of the line CE (T) by the OR gate 33 and the operation of the output buffer 22 by the AND gate 26 subsequent to the control of the output buffer is relatively simple to implement. Function. Other circuits, such as delay stages, in implementing the above functions in accordance with the special requirements of the circuits, such as additional delays in the memory 1 for controlling the operation of the output buffer 22 and the timing of inoperation or for other purposes. A circuit which gates the operation of the output buffer 22 by a signal may be employed. In addition, although only "positive" polar logic is shown in the present embodiment, the "negative" polar logic (for example, the implementation of NOR and NAND logic rather than the OR and AND logic implementation) is equally used in practicing the present invention. Can be.

라인(T)상의 테스트 모드 동작 신호에 의한 출력 버퍼(22)의 제어는 본 실시예에 따라 구성된 메모리(1)에 아주 유익한 기능을 부여한다. 상기한 바와같은 구성의 제1 기능은, 메모리(1)가 특별 테스트 동작을 수행하는 시간에 앞서서, 그 메모리 장치가 특별 테스트 모드 상태를 전송하여 사용자(또는 테스트 장비)에게 "메모리 장치가 특별 테스트 모드로 되어있다"는 확인 통보를 제공하는 것이다. 상기한 확인 통보는 위에서 설명한 과전압 출현과 같은 임시적 주기에 의해 특별 테스트 모드의 진입이 개시될때 특히 중요한 역할을 하는데, 여기서 상기한 임시적 주기는 테스트 장비의 정격 성능에 들어있지 않은 것이며 따라서 이러한 임시적 주기가 희망대로 수행될 것이라고 보장할 수 없다. 아울러, 특별 테스트 모드의 테스트가 메모리 장치의 제조 테스팅 도중에서 실패하게되면, 테스트 모드의 진입에 대한 확인 통보에 의해 테스트 장비나 테스트 요원들은 메모리의 테스트가 실제로 실패하였는지 또는 단순히 테스트 모드에 대한 진입이 실패였는지를 조사할 필요가 없게 된다. 그리고, 테스트 모드 진입 과정은 판매되는 메모리 장치에 적용되는 사양에 들어있지 않는 경우도 있기 때문에, 예상대로 특별 테스트 모드에 진입하지 못하는 집적 회로는 정상 동작 모드에서 충체적으로 테스트하여 그의 모든 규정 요건을 충족시키고 있는지의 여부를 조사할 수 있다. 더우기, 특별 테스트 모드의 동작의 전송에 의하면, 비의도적인 특별 테스트 모드의 진입을 검출할 수 있으모로, 사용자는 메모리 장치의 정상 동작 모드로 복귀하는데 필요한 주기를 수행할 수 있게 된다.The control of the output buffer 22 by the test mode operation signal on the line T gives a very beneficial function to the memory 1 constructed in accordance with this embodiment. The first function of the configuration as described above is that, prior to the time when the memory 1 performs the special test operation, the memory device transmits the special test mode status to the user (or the test equipment) and the " memory device special test " Mode is provided ". The above confirmation notification plays a particularly important role when the entry of the special test mode is initiated by a temporary period such as the overvoltage appearance described above, where the temporary period is not part of the rated performance of the test equipment and thus this temporary period is There is no guarantee that it will perform as expected. In addition, if a test in a special test mode fails during the manufacturing testing of the memory device, the notification of confirmation of entry into the test mode may cause the test equipment or test personnel to determine whether the test of the memory actually failed or simply enters the test mode. There is no need to investigate whether it was a failure. In addition, the test mode entry process may not be included in the specifications applicable to the memory device being sold, so integrated circuits that fail to enter the special test mode as expected can be fully tested in the normal operation mode to satisfy all of the regulatory requirements. Investigate whether it is being met. Moreover, the transmission of the operation in the special test mode can detect the inadvertent entry of the special test mode, so that the user can perform the period necessary to return to the normal operation mode of the memory device.

그런데, 상술한 바와같이, 밀봉된 집적 회로 장치, 특히 메모리(1)와 같은 메모리 장치의 크기와 이 메모리 장치가 차지하는 기판상의 점유면적을 가능한 한 작게 하기 위해서는, 이 메모리 장치의 외부 단자의 수를 최소로 하여야 한다.By the way, as described above, in order to make the size of the sealed integrated circuit device, especially the memory device such as the memory 1 and the occupied area on the substrate occupied by the memory device as small as possible, the number of external terminals of the memory device is reduced. It should be minimal.

더우기, 기판의 복잡성을 최소화하려면, 밀봉된 메모리 장치에의 회로 접속 연결을 가능한 줄이는 것이 바람직하다. 따라서, 집적 회로의 상태는 메모리 장치의 주어진 단자에 제공되는 신호에 의해 전송될 수는 있지만, 위와같은 단자를 특히 밀봉형 메모리 장치에 설치하는 것은 바람직하지 못하다.Moreover, to minimize the complexity of the substrate, it is desirable to reduce the circuit connection connection to the sealed memory device as much as possible. Thus, although the state of the integrated circuit may be transmitted by a signal provided to a given terminal of the memory device, it is not desirable to install such a terminal in a particularly sealed memory device.

다음은, 제9도를 참조하여, 단자(DQ)에 의한 특별 테스트 모드 동작의 전송에 관하여 설명한 것이다. 이에 대한 설명을 위하여, 단자(W_)가 "하이"레벨로 유지되어 있다고 가정하면, 출력 버퍼(22)의 동작은 라인(T)(CE)과 단자(OE)의 상태에 의해 제어된다. 위에서 언급한 바와같이, 특별 테스트 모드의 동작은, 메모리(1)가 칩 동작 단자(E1)(E2)로부터 동작되지 않았을때에만, 즉 AND게이트(24)의 출력에 있는 라인(CE)이 "로우"레벨로 되어 있을대에만, 수행되어진다. 이리하여, 제9도에서, 시간 t₀에서는, 라인(T)이 "로우"레벨로 된다. 그리고, 이 실시예에서는, 시간 t₀에, 에, 단자(OE)가 "하이"레벨로 되기 때문에(제9도에 도시하지는 않았지만, 단자W_도 마찬가지임), 데이터 출력단자(DQ)는 활성 상태로 된다. 단자(E1)(E2)로부터 선택되지 않았을때의 메모리(1)의 동작은 제9도 에 나타나있다. AND게이트(25), OR 게이트(33)및 AND 게이트(26)의 동작에 의한 출력 버퍼(22)의 동작 불능의 결과로서, 시간 t₁에 라인(CE)은 "로우"레벨로 하강하며, 이어서 기산 t₂에 단자(DQ)는 "고"임피던스 상태로 된다. 메모리(1)의 비선택에 따른 출력 버퍼(22)의 동작 불능과, 단자(DQ)의 "고"임피던스 상태는 메모리와 칩 동작 기능 및 단자를 가진 기타의 집적 회로에 있어서 관례적인 것이다.Next, referring to FIG. 9, the transmission of the special test mode operation by the terminal DQ is described. For the sake of explanation, assuming that the terminal W_ is maintained at the "high" level, the operation of the output buffer 22 is controlled by the state of the line T (CE) and the terminal (OE). As mentioned above, the operation of the special test mode is performed only when the memory 1 is not operated from the chip operating terminals E1 and E2, that is, the line CE at the output of the AND gate 24 is " Only if it is at the low level. Thus, in FIG. 9, at time t ₀ , the line T is at the "low" level. In this embodiment, since the terminal OE is at the "high" level at time t ₀ (not shown in FIG. 9, but the terminal W_ is also the same), the data output terminal DQ is It becomes active. The operation of the memory 1 when not selected from the terminals E1 and E2 is shown in FIG. As a result of the inoperability of the output buffer 22 due to the operation of the AND gate 25, the OR gate 33, and the AND gate 26, the line CE falls to the "low" level at time t ₁ , then the terminal (DQ) to the datum t ₂ is to "hIGH" impedance state. The inoperability of the output buffer 22 due to the non-selection of the memory 1 and the "high" impedance state of the terminal DQ are customary in memory and chip integrated functions and other integrated circuits with terminals.

본 실시예에 따라 구성된 메모리(1)에서, 제9도의 시간 t₃에서 특별 테스트 모드의 진입이 이루어지면, 라인(T)은 테스트 모드 동작 회로(29)에 의해 "하이"레벨로 구동된다. 이리하여, "하이"레벨의 라인(T)에 응답하여, OR 게이트(33)는 AND 게이트(26)에 "하이'레벨을 제공한다. 단자(OE)(W_)는 "하이"레벨이고, 또 병렬 테스트 회로(28)로부터의 라인(32)은 "하이"상태(즉, 병렬 테스트가 이미 경과되었거나 아직 일어나지 않은 상태)로 유지되어 있기 때문에, 단자(DQ)에 시간 t₄에 활성 상태로 된다. 이러한 조건, 즉 단자(DQ)가 칩 동작 단자(E1)(E2)에 "저"임피던스를 제공하여 메모리(1)를 선택하지 않는 조건은 종래의 메모리의 동작에서는 기대되지 않는 것인바, 그 이유는 회로가 동작되지 않을 때에는 단자(DQ)가 "고"임피던스 상태로 유지될 것으로 기대되기 때문이다. 따라서, 메모리(1)가 동작되지 않을때 단자(D1)에 "저"임피던스 상태를 제공하는 것은 특별 테스트 모드에의 진입을 승인하는 것으로서, 여기서는 이러한 승인을 전송하는데 메모리(1)에 부가적인 단자를 설치할 필요가 없다.In the memory 1 constructed in accordance with the present embodiment, when the special test mode is entered at time t ₃ in FIG. 9, the line T is driven to the "high" level by the test mode operation circuit 29. FIG. Thus, in response to the line T of the "high" level, the OR gate 33 provides a "high" level to the AND gate 26. The terminal OE W_ is at the "high" level, In addition, since the line 32 from the parallel test circuit 28 remains in the "high" state (i.e., the state in which the parallel test has already passed or has not yet occurred), the terminal DQ remains active at time t ₄ . This condition, i.e., the condition that the terminal DQ provides the "low" impedance to the chip operating terminals E1 and E2 so as not to select the memory 1, is not expected in the operation of the conventional memory. This is because the terminal DQ is expected to remain in the "high" impedance state when the circuit is not operating, therefore, the "low" impedance state is applied to the terminal D1 when the memory 1 is not operated. Provided is to approve entry into a special test mode, in which case it sends this approval. To the memory 1, it is not necessary to provide an additional terminal.

테스트 모드 진입 사실을 전송하는 데에 있어서, 단자(DQ)에 제공되는 데이터 상태는 중요하지 않으며, 본 실시예에서 테스트 모드 진입 사실은 단자(DQ)의 "저"임피던스 조건에 의해 전송된다. 그러나, 희망하는 경우에는, 이 시점에서 단자(DQ)에 부가적인 정보를 제공할 수 있는데, 이러한 정보는, 예컨데 어느 테스트 모드가 동작되었는지를 확인하기 위한 검증 내용을 포함할 수 있다. 또한, 특별 테스트 모드가 동작은 "저"임피던스 상태를 나타내고 있는 어느 하나의 선택된 단자(DQ)에 의해 충분히 전송될 수 있기 때문에, 메모리(1)와 같은 넓은 워드 메모리내의 모든 출력 버퍼가 위에서 설명한 방법대로 제어될 필요는 없다.In transmitting the test mode entry fact, the data state provided to the terminal DQ is not important, and in this embodiment the test mode entry fact is transmitted by the "low" impedance condition of the terminal DQ. However, if desired, additional information may be provided to terminal DQ at this point, which may include, for example, verification to confirm which test mode has been operated. In addition, since the special test mode operation can be sufficiently transferred by any one selected terminal (DQ) exhibiting a " low " impedance state, all output buffers in a wide word memory, such as memory 1, have been described above. It does not have to be controlled.

테스트 모드 동작 회로(29)에 의한 출력 버퍼(22)의 제어는 특별 동작 또는 테스트 모드에 있어서 메모리(1)의 또 다른 기능을 부여한다. 라인(T)이 "하이"레벨일 때, (정상 동작시 출력 동작 단자로서 작용하는)단자(OE)는 테스트 모드에서는 칩 동작 기능 단자로서 작용한다. 이러한 칩 동작 기능은 테스트 모드에서, 출력 단자(DQ)의 제어를 위해 출력 논리 "합" 결합 형태로 접속된 단자(DQ)를 가진 시스템내에 내장된 메모리에 대하여 특별 테스트 모드를 동작시키고자 하는 경우에 특히 유용하다. 또한, 메모리(1)내의 최소한의 부가적 논리로도, 테스트 모드 기간동안에 단자(OE)에서 나온 신호는 테스트 모드 기간중에 메모리(1)의 내부 동작을 제어할 수 있게되어 있는데, 이는 시스템 테스트 응용에 있어서 아주 유용한 것이다.The control of the output buffer 22 by the test mode operation circuit 29 gives another function of the memory 1 in the special operation or test mode. When the line T is at the "high" level, the terminal OE (acting as an output operation terminal in normal operation) serves as a chip operation function terminal in the test mode. This chip operation function is intended to operate a special test mode in a test mode for a memory embedded in a system having terminals DQ connected in an output logic "sum" coupled form for control of the output terminals DQ. Especially useful for In addition, with minimal additional logic in the memory 1, the signal from the terminal OE during the test mode period allows to control the internal operation of the memory 1 during the test mode period, which is a system test application. It's very useful for.

제1도에는, 상기한 바와 같은 부가적 논리의 간단한 일레가 도시되어 있다. AND 게이트(21)는 그의 일 입력을 통하여 테스트 모드 동작 회로(29)로부터의 라인(T)을 수신하는 동시에, 다른 입력을 통하여 출력 동작 단자(OE)의 상태(필요에 따라서는 완충된 것)을 수신한다. AND 게이트(21)의 출력은 OR게이트(19)의 일 입력에 접속되며, 이 OR 게이트(19)의 다른 입력은 AND 게이트(25)의 출력에서 나온 라인(CE)을 수신하도록 되어있다. OR 게이트(19)의 출력은 입/출력 제어 및 열 디코더(16)과 같은 기능 회로에 접속되어 이 기능회로를 종래의 칩 동작 방법으로 동작 및 동작 불능시키는 역할을 한다. 따라서, 출력 동작 단자(OE)는 출력 버퍼(22)의 동작 및 동작 불능을 제어할 뿐만 아니라 테스트 모드 기간중에 칩 동작 단자로서 작용한다. 이러한 단자(OE)의 기는은, 복수의 메모리(1)가 병렬로 접속되어 있는 상태에서 단 하나의 메모리(또는 메모리 뱅크)만을 테스트하고 하는 경우에 있어서 특히 유용하다. 본 실시예에서 칩 동작 단자(E1)(E2)는 테스트 모드로부터의 이탈을 제공하기 때문에, 출력 동작 단자(OE)가 메모리(1)의 칩 동작 제어를 제공한다는 것은 본 실시예에서 특히 유용하다. 본 기술 분야에서 통상의 지식을 가진자라면, 상기한 칩 동작 제어를 달성하는데 제1도에 도시된 논리에 대하여 다른 실시예를 구현할 수 있을 것으로 본다.In FIG. 1, a simple example of such additional logic is shown. The AND gate 21 receives the line T from the test mode operation circuit 29 through its one input, while at the same time buffering the output operation terminal OE through the other input. Receive The output of the AND gate 21 is connected to one input of the OR gate 19, and the other input of the OR gate 19 is adapted to receive the line CE coming from the output of the AND gate 25. The output of the OR gate 19 is connected to a function circuit such as the input / output control and the column decoder 16, and serves to operate and disable the function circuit in a conventional chip operating method. Thus, the output operation terminal OE not only controls the operation and inoperability of the output buffer 22 but also acts as a chip operation terminal during the test mode period. Such a group of terminals OE is particularly useful when only one memory (or memory bank) is tested in a state where a plurality of memories 1 are connected in parallel. Since the chip operation terminals E1 and E2 in this embodiment provide a departure from the test mode, it is particularly useful in this embodiment that the output operation terminal OE provides chip operation control of the memory 1. . Those skilled in the art will appreciate that other embodiments may be implemented with respect to the logic shown in FIG. 1 to achieve the chip operation control described above.

제9도의 예에서, 메모리(1)가 테스트 모드에 있을때(즉, 라인T가 "하이"레벨일 때), 단자(OE)는 시간 t₅에 "로우"레벨로 외부로부터 구동된다. 이 신호에 응답하여, AND 게이트(26)의 출력은 시간 t₆에서 "로우"레벨로 하강하면서 출력버퍼(22)를 동작 불능시키고 단자(DQ)를 "고"임피던스 상태로 만들게 된다. 테스트 모드에서 메모리(1)의 재선택은, 외부에서 단자(OE)는(시간 t₇에) "하이"레벨로 구동하는 것에 의해 달성되며, 이에 따라 단자(DQ)는 다시 활성화되어 시간 t₈에 데이터를 제공할 수 있게 된다. 위에서 설명한 바와같이, 메모리(1)는 칩 동작 코드를 수신하는 단자(E1)(E2)에 의해 테스트 모드를 이탈하게 된다.In the ninth degree, the memory (1) when in the test mode (i.e., when the line T "high" level), the terminal (OE) is driven from the outside to the "low" level at the time t _5. In response to this signal, the output of AND gate 26 will produce a "low" properly operating the output buffer 22 and lowered to the levels and "high" the terminal (DQ) impedance state at time t _6. Reselection of the memory 1 in test mode is achieved by externally driving the terminal OE (at time t ₇ ) to the “high” level, whereby the terminal DQ is reactivated to time t ₈ To provide data to the. As described above, the memory 1 is released from the test mode by the terminals E1 and E2 that receive the chip operation codes.

이리하여, 본 실시예에 다른 메모리(1)는, 정상 동작에서 어느 일정한 기능을 갖는(단자 DQ와 같은)단자를 이용하여 자신의 테스트 모드 상태를 전송할 수 있다. 또한, 본 실시예의 메모리(1)는 칩 동작을 이용하여 특별 테스트 모드로부터의 간단한 이탈 방법을 제공하고 있으며, 정상 동작에서 별개의 기능을 갖는 다른 하나의 단자를 사용하여 특별 테스트 모드중에 칩 동작 기능을 제공하도록 되어 있다. 따라서, 본 발명에 의하면, 메모리(1)에 있어서 특별 테스트 모드의 제어 및 확인 통보를 위한 부가적 단자의 필요성이 없어진다.Thus, the memory 1 according to the present embodiment can transmit its test mode state by using a terminal having a certain function (such as terminal DQ) in normal operation. In addition, the memory 1 of this embodiment provides a simple departure method from the special test mode by using the chip operation, and the chip operation function during the special test mode by using another terminal having a separate function in the normal operation. It is supposed to provide. Thus, according to the present invention, there is no need for additional terminals for control and confirmation notification of the special test mode in the memory 1.

지금까지는 바람직한 실시예에 의해 본 발명을 설명하여 왔지만, 본 발명의 이점과 효과를 갖는, 본 실시예에 대한 변형 및 대안(代案)은 본 기술 분야에 통상의 지식을 가진자라면 본 명세서 및 그의 첨부 도면을 참조하여 용이하게 형성할 수 있을 것으로 본다. 상기한 변형 및 대안이 후속의 특허청구의 범위에 기재된 본 발명의 범위에 속하는 것은 물론이다.Although the present invention has been described so far by the preferred embodiment, modifications and alternatives to the present embodiment, which have the advantages and effects of the present invention, are those of ordinary skill in the art. It can be easily formed with reference to the accompanying drawings. It goes without saying that the above modifications and alternatives fall within the scope of the present invention as set forth in the following claims.

Claims (21)

정상 동작 모드 및 특별 동작 모드를 가진 직접 회로로서; 출력 단자와; 상기한 출력 단자에 결합되며, 상기한 출력 단자에 데이터를 제공하는 출력 드라이버와; 제1상태에서 상기한 출력 드라이버가 동작 되어야 함을 나타내는 한편 제2상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 제어 신호를 수신하는 제1단자와; 모드 시동 신호를 수신하는 제2 단자와; 상기한 제2 단자에 결합되며, 상기한 모드 시동 신호의 수신에 응답하여 특별 모드 동작 신호를 제공하는 특별 동작 회로와; 상기한 제1단자, 상기한 특별 모드 동작 회로 및 상기한 출력 드라이버에 결합되며, 상기한 제2상태의 제어 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제2상태의 제어 신호의 수신과 함께 상기한 특별 모드 동작 신호에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 출력 제어 회로로 구성됨을 특징으로 하는 직접회로.An integrated circuit having a normal operating mode and a special operating mode; An output terminal; An output driver coupled to the output terminal for providing data to the output terminal; A first terminal for indicating that the output driver should be operated in a first state while receiving a control signal indicating that the output driver should be inoperable in a second state; A second terminal for receiving a mode start signal; A special operation circuit coupled to the second terminal and providing a special mode operation signal in response to receiving the mode start signal; The second terminal is coupled to the first terminal, the special mode operation circuit, and the output driver, and controls the output driver to be inoperable in response to receiving the control signal in the second state. And an output control circuit configured to control the output driver to operate in response to the special mode operation signal upon reception of a control signal of a state. 제1항에 있어서, 상기한 출력 제어 회로는 상기한 제1 상태의 제어 신호의 수신에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.The integrated circuit according to claim 1, wherein said output control circuit controls to operate said output driver in response to receiving said control signal in said first state. 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력 제어 회로에 의해 동작 불능됨에 따라 상기한 출력 단자에 "고"임피던스를 제공하는 것을 특징으로 하는 집적 회로.2. The integrated circuit of claim 1, wherein said output driver provides " high " impedance to said output terminal as disabled by said output control circuit. 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력 제어 회로에 의해 동작됨에 따라 상기한 출력 단자에 "저"임피던스를 제공하는 것을 특징으로 하는 집적 회로.2. The integrated circuit of claim 1, wherein said output driver provides " low " impedance to said output terminal as operated by said output control circuit. 제1항에 있어서, 상기 집적 회로는 상기한 출력 단자에 결합되며 상기의 집적 회로에 제공되는 데이터를 수신하는 입력 버퍼를 부가적으로 포함한 것을 특징으로 하는 집적 회로.2. The integrated circuit of claim 1, wherein the integrated circuit further includes an input buffer coupled to the output terminal and receiving data provided to the integrated circuit. 제1항에 있어서, 상기 집적 회로는 상기한 출력 드라이버에 결합되는 기능 회로를 부가적으로 포함하며; 상기한 제1 단자는 칩 동작 단자로 구성되며; 상기한 제어 신호는 제1상태에서 상기한 기능 회로가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 기능 회로가 동작 불능되어야 함을 나타내는 칩 동작 신호로 이루어지는 것을 특징으로 하는 집적 회로.2. The apparatus of claim 1, wherein the integrated circuit further comprises a functional circuit coupled to the output driver; The first terminal is composed of a chip operating terminal; And said control signal comprises a chip operating signal indicating that said functional circuit should be operated in a first state while said functional circuit should be disabled in a second state. 제6항에 있어서, 상기한 특별 모드 동작 회로는 또한 상기한 칩 동작 단자에 결합되며, 상기한 제2 상태의 칩 동작 신호의 수신에 응답하여 특별 모드 동작 불능 신호를 제공하도록 되어 있는 것을 특징으로 하는 집적 회로.7. The special mode operation circuit of claim 6, wherein the special mode operation circuit is also coupled to the chip operation terminal and is adapted to provide a special mode inoperable signal in response to receiving the chip operation signal in the second state. Integrated circuit. 제6항에 있어서, 상기 집적 회로는 제1 상태에서 상기한 출력 드라이버가 동작되어야 함을 나타내는 한편 제2 상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되어, 상기한 제2 상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제1 상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.8. The integrated circuit of claim 6, wherein the integrated circuit comprises an output operation terminal for receiving an output operation signal indicating that the output driver should be operated in a first state while indicating that the output driver should be disabled in a second state. Additionally included; The output control circuit is coupled to the output operation terminal to control the output driver to be inoperable in response to receiving the output operation signal in the second state while output operation signal in the first state. And control to operate the output driver in response to receipt of a signal. 정상 동작 모드와 특별 동작 모드를 가진 집적 회로의 동작을 제어하는 방법으로서; 상기한 특별 동작 모드의 선택을 나타내는 모든 시동 신호를 수신하는 단계와; 출력 버퍼의 동작 불능을 나타내는 제어 신호를 수신하는 단계와; 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드를 동작하는 단계와; 상기한 제어 신호 및 상기한 특별 동작 모드의 동작에 응답하여 출력 버퍼를 동작하는 단계로 구성됨을 특징으로 하는 집적 회로의 동작 제어 방법.A method of controlling the operation of an integrated circuit having a normal operating mode and a special operating mode; Receiving all start signals indicative of the selection of said special mode of operation; Receiving a control signal indicative of an inoperability of the output buffer; Operating the special mode of operation in response to the mode start signal; Operating an output buffer in response to the control signal and the operation of the special operation mode. 제9항에 있어서, 상기한 출력 버퍼의 동작 단계는, 출력 버퍼가 출력 단자를 "저"임피던스 조건으로 만들 수 있도록 상기한 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 집적 회로의 동작 제어 방법.10. The operation control of an integrated circuit according to claim 9, wherein said operating step of said output buffer comprises controlling said output buffer such that said output buffer can make the output terminal a " low " impedance condition. Way. 제9항에 있어서, 상기 집적 회로의 동작 제어 방법은 상기한 특별 동작 모드의 동작에 앞서서 상기한 제어 신호에 응답하여 상기한 출력 버퍼를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.10. The integrated circuit of claim 9, wherein the method for controlling the operation of the integrated circuit further comprises disabling the output buffer in response to the control signal prior to the operation of the special mode of operation. Control method of operation. 제11항에 있어서, 상기한 동작 불능 단계는 출력 버퍼가 출력 단자를 "고"임피던스 조건으로 만들 수 있도록 상기한 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 직접 회로의 동작 제어 방법.12. The method of claim 11 wherein the inoperable step comprises controlling the output buffer such that the output buffer makes the output terminal " high " impedance condition. 제9항에 있어서, 상기한 제어 신호는 상기한 출력 버퍼 및 기능 회로의 동작 불능을 제1 상태로서 나타내는 한편, 상기한 출력 버퍼 및 기능 회로의 동작을 제2 상태로서 나타내며; 상기한 특별 동작 모드의 동작 단계는 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드에서 상기한 기능 회로를 동작시키는 것을 특징으로 하는 집적 회로의 동작 제어 방법.10. The apparatus of claim 9, wherein the control signal indicates the inoperability of the output buffer and the function circuit as a first state, while the operation of the output buffer and the function circuit is represented as a second state; And wherein said operating step of said special operation mode operates said functional circuit in said special operation mode in response to said mode start signal. 제13항에 있어서, 상기 집적 회로의 동작 제어 방법은 특별 동작 모드의 상기한 동작 단계 이후에 상기한 제2 상태의 상기한 제어 신호의 수신에 응답하여 상기한 특별 동작 모드를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.The method of claim 13, wherein the operation control method of the integrated circuit comprises disabling the special operation mode in response to receiving the control signal in the second state after the operation step of the special operation mode. Operation control method of an integrated circuit, characterized in that it further comprises. 제13항에 있어서, 집적 회로의 상기 동작 제어 방법은 제1상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 한편 제2 상태에서 상기한 출력 버퍼의 동작을 나타내는 출력 동작 신호를 수신하는 단계를 부가적으로 포함하며; 상기한 출력 버퍼의 동작 단계는 또한 상기한 제2상태의 출력 동작 신호에 응답하도록 된 것을 특징으로 하는 집적 회로의 동작 제어 방법.14. The method of claim 13, wherein said operation control method of an integrated circuit additionally comprises receiving an output operation signal indicative of an operation of said output buffer in a first state while indicative of an operation of said output buffer in a second state. Including; And wherein said operating step of said output buffer is further adapted to respond to said output operation signal in said second state. 제9항에 있어서, 상기한 특별 동작 모드는 특별 테스트 모드인 것을 특징으로 하는 집적 회로의 동작 제어 방법.10. The method of claim 9, wherein the special operation mode is a special test mode. 기능 회로와; 출력 단자와; 상기한 기능 회로 및 출력 단자에 결합되며, 상기한 기능 회로로부터 테이터를 상기한 출력 단자에 제공하고, 하나의 제어 단자를 가진 출력 버퍼와; 제1상태에서 상기한 회로의 동작을 나타내며 제2상태에서 상기한 회로의 동작 불능을 나타내는 칩 동작 신호를 수신하는 칩 동작 단자와; 상기한 칩 동작 단자 및 상기한 기능 회로에 결합되며, 상기한 칩 동작 신호에 응답하여 상기한 기능 회로를 제어하는 칩 동작 회로와; 특별 모드 신호를 수신하는 제1 단자와; 상기한 제1 단자 및 상기한 기능 회로에 결합되며, 상기한 특별 모드 신호에 응답하여 특별 동작 모드를 동작시키는 특별 모드 동작 회로와; 상기한 칩 동작 회로, 상기한 특별 모드 동작 회로 및 상기한 출력 버퍼의 제어 단자에 결합되며, 상기한 제2 상태의 칩 동작 신호와 상기한 특별 동작 모드의 동작에 응답하여 상기한 출력 버퍼를 동작시키는 출력 제어 회로로 구성됨을 특징으로 하는 집적 회로.Function circuits; An output terminal; An output buffer coupled to the functional circuit and the output terminal, providing data from the functional circuit to the output terminal, the output buffer having a control terminal; A chip operating terminal receiving the chip operation signal indicative of the operation of the circuit in the first state and indicative of the inoperability of the circuit in the second state; A chip operation circuit coupled to the chip operation terminal and the function circuit, the chip operation circuit controlling the function circuit in response to the chip operation signal; A first terminal for receiving a special mode signal; A special mode operation circuit coupled to the first terminal and the function circuit, the special mode operation circuit operating a special operation mode in response to the special mode signal; Coupled to the chip operating circuit, the special mode operating circuit and the control terminal of the output buffer, and operating the output buffer in response to the chip operating signal of the second state and the operation of the special operating mode. And an output control circuit. 제17항에 있어서, 상기한 특별 동작 모드가 동작되지 않았을 때 상기한 출력 제어 회로는 상기한 칩 동작 회로에 응답하여 상기한 제2 상태의 칩 동작 신호에 따라 상기한 출력 버퍼를 동작 불능시키는 것을 특징으로 하는 집적 회로.18. The method of claim 17, wherein when the special operation mode is not operated, the output control circuit disables the output buffer in response to the chip operation signal in the second state in response to the chip operation circuit. An integrated circuit. 제18항에 있어서, 상기 집적 회로는 제1 상태에서 상기한 출력 버퍼의 동작을 나타내는 한편 제2상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되며, 상기한 제1 상태에서는 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작시키고, 상기한 제2 상태에서는 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작 불능시키는 것을 특징으로 하는 집적 회로.19. The apparatus of claim 18, wherein the integrated circuit additionally includes an output operation terminal for indicating an operation of the output buffer in a first state while receiving an output operation signal indicative of an inoperability of the output buffer in a second state. To; The output control circuit is coupled to the output operation terminal and operates the output buffer in response to the output operation in the first state, and in response to the output operation in the second state. And disabling one output buffer. 제18항에 있어서, 상기한 칩 동작 회로는 복수의 칩 동작 단자의 칩 동작 신호들에 응답하며, 상기한 복수의 칩 동작 단자의 칩 동작 신호들의 논리적 조합에 따라 상기한 기능 회로 및 상기한 출력 제어 회로를 제어하게 되는 것을 특징으로 하는 집적 회로.19. The apparatus of claim 18, wherein the chip operating circuit is responsive to chip operating signals of a plurality of chip operating terminals, wherein the functional circuit and the output are in accordance with a logical combination of the chip operating signals of the plurality of chip operating terminals. And control the control circuit. 제17항에 있어서, 상기한 특별 모드 동작 회로는 상기한 칩 동작 회로에 결합되며, 상기한 제1상태의 칩 동작 신호에 응답하여 상기한 특별 동작 모드를 동작 불능시키도록 된 것을 특징으로 하는 집적 회로.18. The integrated circuit according to claim 17, wherein the special mode operation circuit is coupled to the chip operation circuit and disables the special operation mode in response to the chip operation signal in the first state. Circuit.