KR100202184B1 - Input circuit - Google Patents

Abstract

본 발명은 입력 버퍼에 관한 것으로, 차동증폭부와 출력부, 지연부를 포함하여 이루어진다. 차동증폭부는 외부에서 입력되는 입력신호와 소자의 내부에서 발생되는 기준신호를 입력받아 입력신호와 기준신호의 전압차에 비례하는 출력신호 발생시킨다. 출력부는 차동증폭부의 출력신호의 레벨을 반전시켜 출력한다. 지연부는 출력부의 출력신호에 의해 턴 온되는 풀 업 수단과 풀 다운 수단을 갖고, 출력부의 출력신호의 레벨이 천이하면 이로부터 소정 시간이 경과한 뒤에 차동증폭부의 출력단을 풀 업 또는 풀 다운 시켜서 차동증폭부의 출력신호가 히스테리시스 특성을 갖도록 한다.The present invention relates to an input buffer, comprising a differential amplifier, an output, and a delay. The differential amplifier receives an input signal input from the outside and a reference signal generated inside the device to generate an output signal proportional to the voltage difference between the input signal and the reference signal. The output section inverts and outputs the level of the output signal of the differential amplifier section. The delay unit has a pull-up means and a pull-down means turned on by the output signal of the output part, and when the level of the output signal of the output part transitions, after a predetermined time has elapsed from this, the output stage of the differential amplifier part is pulled up or pulled down to differential The output signal of the amplifier section has hysteresis characteristics.

Description

입력 버퍼Input buffer

제1도는 종래의 입력 버퍼의 회로도.1 is a circuit diagram of a conventional input buffer.

제2도는 본 발명의 일 실시예에 따른 입력 버퍼의 회로도.2 is a circuit diagram of an input buffer according to an embodiment of the present invention.

제3도는 본 발명의 다른 실시예에 따른 입력 버퍼의 회로도.3 is a circuit diagram of an input buffer according to another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력부 20 : 출력부10: input unit 20: output unit

30 : 지연부30: delay unit

본 발명은 반도체소자의 입력 버퍼(input buffer)에 관한 것으로서, 특히, 히스테리시스(hysteresis) 특성을 가져 외부로 부터 입력되는 노이즈가 내부 회로로 입력되는 것을 방지할 수 있는 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an input buffer of a semiconductor device, and more particularly, to an input buffer having hysteresis characteristics to prevent noise input from the outside from being input into an internal circuit.

일반적으로, 반도체소자에 사용되는 차동 증폭기 형태의 입력 버퍼는 스위칭 속도를 감소시켜 소자의 외부로부터 신호와 함께 입력되는 노이즈가 내부 회로로 입력되는 것을 방지하기 위해 히스테리시스 특성을 갖는다.In general, an input buffer in the form of a differential amplifier used in a semiconductor device has a hysteresis characteristic in order to reduce the switching speed so that noise input with a signal from the outside of the device is not input into an internal circuit.

제1도는 종래의 입력 버퍼의 회로도이다.1 is a circuit diagram of a conventional input buffer.

상기 입력 버퍼는 입력신호(Vin)와 기준신호(Vref)가 저항(R1)(R2)을 통해 NPN형 트랜지스터(Q1)(Q2) 및 PNP형 트랜지스터(Q3)(Q4)로 이루어진 차동 증폭기의 트랜지스터(Q1)(Q2)의 베이스에 입력된다. 상기에서 기준신호(Vref)는 소자의 내부에서 발생되는 것으로 항상 일정한 전압 레벨을 갖는다. 그리고, 트랜지스터(Q1)(Q2)는 콜렉터가 전류미러(current mirror) 구성을 가지며 에미터가 전원 전압단(Vcc)과 연결되는 PNP형 트랜지스터(Q3)(Q4)의 콜렉터와 공통이며, 드레인이 공통으로 연결되어 정전류원(I1)을 사이에 두고 접지된다. 상기 트랜지스터(Q3)(Q4)의 베이스는 트랜지스터(Q1)(Q3)의 공통 콜렉터와 연결된다.The input buffer is a transistor of a differential amplifier in which an input signal Vin and a reference signal Vref are composed of NPN transistors Q1, Q2, and PNP transistors Q3, Q4 through resistors R1 and R2. It is input to the base of (Q1) (Q2). The reference signal Vref is generated inside the device and always has a constant voltage level. The transistors Q1 and Q2 are common to the collectors of the PNP-type transistors Q3 and Q4 whose collectors have a current mirror configuration and whose emitters are connected to the power supply voltage terminal Vcc. It is connected in common and is grounded with a constant current source I1 interposed therebetween. The bases of the transistors Q3 and Q4 are connected to the common collector of the transistors Q1 and Q3.

PNP형 트랜지스터(Q5)는 베이스가 트랜지스터(Q2)(Q4)의 콜렉터와 연결되며, 에미터가 전원 전압단(Vcc)과 연결되고, 콜렉터가 타측이 접지된 저항(R3)의 일측과 연결된다. 그리고, 저항(R3)의 일측은 NPN형 트랜지스터(Q6)(Q9)의 베이스에 연결되는데, 트랜지스터(Q6)는 콜렉터가 일측이 전원 전압단(Vcc)과 연결되는 저항(R4)의 타측과 연결되며 에미터가 접지되고, 트랜지스터(Q9)는 콜렉터가 NPN형 트랜지스터(Q7)(Q8)의 베이스에 연결되며 에미터가 접지된다. 상기에서 트랜지스터(Q6)는 콜렉터와 저항(R4)의 사이는 출력 노드가 된다. 또한, 트랜지스터(Q7)는 콜렉터가 정전류원(I2)을 사이에 두고 저항(R2)의 일측에 연결되고 에미터가 접지되며, 트랜지스터(Q8)는 콜렉터가 저항(R2)의 타측에 연결되고 에미터가 접지된다. 상기에서 트랜지스터(Q7)의 콜렉터는 트랜지스터(Q7)(Q8)의 베이스와 연결된다.The PNP transistor Q5 has a base connected to a collector of transistors Q2 and Q4, an emitter connected to a power supply voltage terminal Vcc, and a collector connected to one side of a resistor R3 of which the other side is grounded. . One side of the resistor R3 is connected to the base of the NPN-type transistors Q6 and Q9. The transistor Q6 is connected to the other side of the resistor R4 in which the collector is connected to the power supply voltage terminal Vcc. The emitter is grounded, the transistor Q9 has a collector connected to the base of the NPN transistors Q7 and Q8, and the emitter is grounded. In the above, the transistor Q6 becomes an output node between the collector and the resistor R4. In addition, the transistor Q7 has a collector connected to one side of the resistor R2 with a constant current source I2 interposed therebetween, and the emitter is grounded, and the transistor Q8 has a collector connected to the other side of the resistor R2 and an emitter. Is grounded. The collector of transistor Q7 is connected to the base of transistors Q7 and Q8.

상술한 구성의 입력 버퍼는 저항(R1)(R2)을 통해 트랜지스터(Q1)(Q2)의 베이스에 입력되는 입력신호(Vin)와 기준신호(Vref) 중 입력신호(Vin)의 전압 레벨이 기준신호(Vref) 보다 낮을 때 트랜지스터(Q1) 보다 트랜지스터(Q2)가 전류를 더 많이 구동하여 트랜지스터(Q5)의 베이스를 '로우'가 되도록 한다. 상기에서 정전류원(I1)은 항상 일정한 전류를 흐르게 하므로 트랜지스터(Q1)는 상대적으로 트랜지스터(Q2) 보다 작은 전류를 구동하며, 이에 의해, PNP형 트랜지스터(Q3)(Q4)는 베이스에 '하이'가 인가되어 전류를 구동하지 않으므로 트랜지스터(Q5)의 베이스를 '로우'로 유지시킨다.In the input buffer having the above-described configuration, the voltage level of the input signal Vin among the input signal Vin and the reference signal Vref inputted through the resistors R1 and R2 to the base of the transistors Q1 and Q2 is referenced. When it is lower than the signal Vref, the transistor Q2 drives more current than the transistor Q1 so that the base of the transistor Q5 is 'low'. Since the constant current source I1 always flows a constant current, the transistor Q1 drives a relatively smaller current than the transistor Q2, whereby the PNP type transistors Q3 and Q4 are 'high' at the base. Is applied to drive no current, thereby keeping the base of transistor Q5 low.

상기에서 트랜지스터(Q5)는 베이스가 '로우'이므로 전류를 크게 구동하며 이에 따라 트랜지스터(Q6)(Q9)도 전류를 크게 구동한다. 그러므로, 출력 노드는 '로우' 상태의 출력신호(Vout)를 출력한다. 그리고, 트랜지스터(Q7)(Q8)는 베이스의 전위가 낮게되어 흐르는 전류가 적어지는데, 정전류원(I2)에 의해 트랜지스터(Q7)에 흐르는 전류가 일정하므로 트랜지스터(Q8)에 흐르는 전류는 감소된다. 그러므로, 트랜지스터(Q2)의 베이스에 인가되는 전위는 더 높아지게 되며, 이에 의해, 트랜지스터(Q2)의 베이스에 '로우'인 입력신호(Vin)와 함께 '하이'의 노이즈가 입력되어도 이 노이즈의 레벨이 트랜지스터(Q2)의 베이스의 레벨 보다 높지 않으면 출력신호(Vout)는 '로우'를 유지하여 히스테리시스 특성을 가지게 된다.Since the transistor Q5 has a low base, the transistor Q5 drives a large current. Accordingly, the transistors Q6 and Q9 also drive a large current. Therefore, the output node outputs the output signal Vout in the 'low' state. The transistors Q7 and Q8 have a low potential at the base, so that the current flows less. Since the current flowing through the transistor Q7 is constant by the constant current source I2, the current flowing through the transistor Q8 is reduced. Therefore, the potential applied to the base of the transistor Q2 becomes higher, whereby the level of the noise is input even when the noise of 'high' is input together with the input signal Vin that is 'low' to the base of the transistor Q2. If it is not higher than the level of the base of the transistor Q2, the output signal Vout remains 'low' and has hysteresis characteristics.

그리고, 입력신호(Vin)가 기준신호(Vref) 보다 전압 레벨이 높을 때 트랜지스터(Q2) 보다 트랜지스터(Q1)가 전류를 더 많이 구동하여 트랜지스터(Q5)의 베이스를 '하이'가 되도록 한다. 그러므로, 트랜지스터(Q5)는 전류 구동 능력이 저하되어 트랜지스터(Q6)(Q9)의 베이스를 '로우' 상태가 되도록 한다. 이에 의해, 트랜지스터(Q6)(Q9)는 적은 량의 전류를 구동한다. 그러므로, 출력신호(Vout)가 '하이' 상태가 되고, 트랜지스터(Q7)(Q8)는 베이스의 전위가 높아지게 된다. 상기에서 트랜지스터(Q7)(Q8)는 베이스의 전위가 높아짐에 따라 전류가 흐르게 되어 트랜지스터(Q2)의 베이스에 인가되는 전위는 낮아지게 된다. 그러므로, 트랜지스터(Q1)의 베이스에 '하이'인 입력신호(Vin)와 함께 '로우'의 노이즈가 입력되어도 이 노이즈의 레벨이 트랜지스터(Q2)의 베이스에 인가되는 전압 레벨이 보다 낮지 않으면 출력신호(Vout)는 '하이'를 유지하여 히스테리시스 특성을 가지게 된다.When the input signal Vin has a higher voltage level than the reference signal Vref, the transistor Q1 drives more current than the transistor Q2 so that the base of the transistor Q5 is 'high'. Therefore, transistor Q5 has a low current driving capability, causing the base of transistors Q6 and Q9 to be in a 'low' state. As a result, the transistors Q6 and Q9 drive a small amount of current. Therefore, the output signal Vout is in the 'high' state, and the potentials of the bases of the transistors Q7 and Q8 become high. As described above, as the potential of the base is increased, the transistors Q7 and Q8 have a current, and thus the potential applied to the base of the transistor Q2 is decreased. Therefore, even when the noise of 'low' is input together with the input signal Vin that is 'high' to the base of the transistor Q1, if the noise level is not lower than the voltage level applied to the base of the transistor Q2, the output signal. (Vout) remains 'high' to have hysteresis characteristics.

상술한 바와 같이 종래의 입력 버퍼는 차등 증폭기에서 출력되는 신호에 따라 기준신호의 전압 레벨이 제어되는 것에 의해 히스테리시스 특성을 갖게 된다.As described above, the conventional input buffer has hysteresis characteristics by controlling the voltage level of the reference signal according to the signal output from the differential amplifier.

그러나, 상술한 종래의 입력 버퍼는 기준신호의 전압 레벨이 안정되지 않으면 그 자체가 노이즈가 되어 출력신호의 레벨이 변하게 되는 문제점이 있었다. 또한, 기준신호를 전압원으로 사용하여 차동 증폭기에서 출력되는 신호에 의해 대기 전류를 흐르게하여 기준신호의 레벨을 제어하므로 전력 소모가 증가 되는 문제점이 있었다.However, the above-described conventional input buffer has a problem that when the voltage level of the reference signal is not stabilized, the noise becomes itself and the level of the output signal changes. In addition, there is a problem in that power consumption is increased because the standby signal is flowed by the signal output from the differential amplifier using the reference signal as a voltage source to control the level of the reference signal.

따라서, 본 발명의 목적은 입력신호 및 기준신호에 노이즈가 혼입되어도 안정된 출력신호를 출력하는 입력 버퍼를 제공함에 있다. 본 발명의 다른 목적은 전력 소모를 감소시키는 입력 버퍼를 제공함에 있다.Accordingly, an object of the present invention is to provide an input buffer for outputting a stable output signal even if noise is mixed in the input signal and the reference signal. Another object of the present invention is to provide an input buffer which reduces power consumption.

이와 같은 목적을 달성하기 위한 본 발명에 따른 입력 버퍼는 차동증폭부와 출력부, 지연부를 포함하여 이루어진다.An input buffer according to the present invention for achieving the above object comprises a differential amplifier, an output, and a delay.

차동증폭부는 외부에서 입력되는 입력신호와 소자의 내부에서 발생되는 기준신호를 입력받아 입력신호와 기준신호의 전압차에 비례하는 출력신호 발생시킨다.The differential amplifier receives an input signal input from the outside and a reference signal generated inside the device to generate an output signal proportional to the voltage difference between the input signal and the reference signal.

출력부는 차동증폭부의 출력신호의 레벨을 반전시켜 출력한다.The output section inverts and outputs the level of the output signal of the differential amplifier section.

지연부는 출력부의 출력신호에 의해 턴 온되는 풀 업 수단과 풀 다운 수단을 갖고, 출력부의 출력신호의 레벨이 천이하면 이로부터 소정 시간이 경과한 뒤에 차동증폭부의 출력단을 풀 업 또는 풀 다운 시켜서 차동증폭부의 출력신호가 히스테리시스 특성을 갖도록 한다.The delay unit has a pull-up means and a pull-down means turned on by the output signal of the output part, and when the level of the output signal of the output part transitions, after a predetermined time has elapsed from this, the output stage of the differential amplifier part is pulled up or pulled down to differential The output signal of the amplifier section has hysteresis characteristics.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 일 실시예에 따른 입력 버퍼의 회로도이다.2 is a circuit diagram of an input buffer according to an embodiment of the present invention.

본 발명에 따른 입력 버퍼는 차동증폭부(10)와 출력부(20), 지연부(30)를 포함하여 이루어진다.The input buffer according to the present invention includes a differential amplifier 10, an output 20, and a delay 30.

차동증폭부(10)는 입력신호(Vin)와 기준신호(Vref)의 전압 차에 비례하는 출력을 발생시키다. 이 차동증폭부(10)는 게이트에 입력신호(Vin)와 기준신호(Vref)가 각각 입력되는 엔모스 트랜지스터(NM1)(NM2)와 전류미러를 구성하는 피모스 트랜지스터(PM1)(PM2), 정전류원인 엔모스 트랜지스터(NM3)로 이루어진다. 엔모스 트랜지스터(NM1)(NM2)의 드레인은 각각 피모스 트랜지스터(PM1)(PM2)의 드레인에 연결되며, 소오스는 엔모스 트랜지스터(NM3)의 드레인에 연결된다. 피모스 트랜지스터(PM1)(PM2)의 소오스는 전원 전압(Vcc)에 연결되며, 각각의 게이트는 피모스 트랜지스터(PM2)의 드레인에 연결된다. 에모스 트랜지스터(NM3)의 게이트에는 전원 전압(Vcc)이 입력되며, 소오스는 접지(Vss)된다.The differential amplifier 10 generates an output proportional to the voltage difference between the input signal Vin and the reference signal Vref. The differential amplifier 10 includes NMOS transistors NM1 and NM2 having an input signal Vin and a reference signal Vref input to the gate, and PMOS transistors PM1 and PM2 constituting a current mirror, The NMOS transistor NM3 is a constant current source. The drains of the NMOS transistors NM1 and NM2 are respectively connected to the drains of the PMOS transistors PM1 and PM2, and the source is connected to the drain of the NMOS transistor NM3. A source of the PMOS transistors PM1 and PM2 is connected to the power supply voltage Vcc, and each gate is connected to the drain of the PMOS transistor PM2. The power supply voltage Vcc is input to the gate of the EMOS transistor NM3, and the source is grounded Vss.

상술한 바와같은 구성에서 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 공통 드레인의 노드(n1)가 출력단이 된다. 또 입력신호(Vin)는 칩의 외부로부터 입력되는 신호이다. 기준신호(Vref)는 칩의 내부에서 발생하는 신호이다. 이 기준신호(Vref)에 의해 엔모스 트랜지스터(NM2)는 소정의 턴 온 저항값을 갖게된다.In the above-described configuration, the node n1 of the common drain of the PMOS transistor PM1 and the NMOS transistor NM1 serves as an output terminal. The input signal Vin is a signal input from the outside of the chip. The reference signal Vref is a signal generated inside the chip. The reference signal Vref causes the NMOS transistor NM2 to have a predetermined turn-on resistance value.

출력부(20)는 차동증폭부(10)의 출력신호를 반전시켜 출력하기 위한 것으로서, 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM4)로 이루어진 시모스 인버터이다. 이 출력부(20)의 피모스 트랜지스터(PM3)와 에모스 트랜지스터(NM4)의 각각의 게이트는 차동증폭부(10)의 출력단자인 노드(n1)에 연결된다.The output unit 20 is for inverting and outputting the output signal of the differential amplifier 10, and is a CMOS inverter including a PMOS transistor PM3 and an NMOS transistor NM4. The gates of the PMOS transistor PM3 and the EMOS transistor NM4 of the output unit 20 are connected to the node n1, which is an output terminal of the differential amplifier 10.

지연부(30)는 차동증폭부(10)의 출력신호에 히스테리시스 특성을 부여하기 위한 회로로서, 노드(n1)의 전압레벨이 변화하는 것을 소정 시간동안 지연시킨다. 지연부(30)는 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM5), 부하 저항(R11)(R12)으로 이루어진다. 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(PM4)(NM5)의 각각의 게이트는 출력부(20)의 출력신호(Vout)가 피드백(feedback)되며, 드레인은 모두 노드(n1)에 연결된다. 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM5)의 소오스는 각각 저항(R11)(R12)을 통하여 전원 전압(Vcc)과 접지(Vss)에 연결된다. 이 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM5)가 피드백된 출력신호(Vout)에 의해 '턴-온'되더라도 노드(n1)의 레벨 천이는 저항(R11)(R12)의 작용에 의해 소정 시간동안 지연된다. 이로 인하여 차동증폭부(10)의 출력신호가 히스테리시스 특성을 갖게되는 것이다.The delay unit 30 is a circuit for giving hysteresis characteristics to the output signal of the differential amplifier 10 and delays the change of the voltage level of the node n1 for a predetermined time. The delay unit 30 includes the PMOS transistor PM4, the NMOS transistor NM5, and the load resistors R11 and R12. Each gate of the PMOS transistor PM4 and the NMOS transistor PM4 and NM5 is fed back with an output signal Vout of the output unit 20, and both drains thereof are connected to the node n1. The sources of the PMOS transistor PM4 and the NMOS transistor NM5 are connected to the power supply voltage Vcc and the ground Vss through resistors R11 and R12, respectively. Although the PMOS transistor PM4 and the NMOS transistor NM5 are 'turned on' by the feedbacked output signal Vout, the level transition of the node n1 is determined by the action of the resistors R11 and R12. Delay for time. As a result, the output signal of the differential amplifier 10 has hysteresis characteristics.

상술한 구성의 입력 버퍼는 입력신호(Vin)의 전압레벨이 기준신호(Vref)보다 낮아지면 엔모스 트랜지스터(NM1)를 통해 흐르는 전류가 감소하기 시작하여 노드(n1)의 전압 레벨이 높아진다. 이때, 노드(n1)의 전압 레벨이 엔모스 트랜지스터(NM4)의 임계전압(threshold voltage) 보다 낮으면 엔모스 트랜지스터(NM4)는 '턴-오프' 상태를 유지하므로 출력신호(Vout)는 '하이' 상태를 유지한다. 그러므로, 지연부(30)의 엔모스 트랜지스터(NM5)는 '턴-온' 상태를 유지하며, 이에, 의해 노드(n1)는 '로우'를 유지한다.In the input buffer having the above-described configuration, when the voltage level of the input signal Vin is lower than the reference signal Vref, the current flowing through the NMOS transistor NM1 starts to decrease, thereby increasing the voltage level of the node n1. At this time, when the voltage level of the node n1 is lower than the threshold voltage of the NMOS transistor NM4, the NMOS transistor NM4 maintains a 'turn-off' state, so the output signal Vout is 'high'. 'Keep state. Therefore, the NMOS transistor NM5 of the delay unit 30 maintains a 'turn-on' state, whereby the node n1 maintains 'low'.

입력신호(Vin)의 전압 레벨이 더욱 낮아지면 엔모스 트랜지스터(NM1)의 전류 구동 능력이 더 작아져서 흐르는 전류량 역시 더욱 감소하므로 노드(n1)의 전압 레벨은 더 높아진다. 이 때, 노드(n1)의 전압 레벨이 엔모스 트랜지스터(NM4)의 임계전압 보다 높아지면 엔모스 트랜지스터(NM4)는 '턴-온'되어 출력신호(Vout)는 '로우'가 된다. 출력부(20)에서 출력되는 '로우'의 출력신호(Vout)'는 지연부(30)의 엔모스 트랜지스터(NM5)를 '턴-오프'시키고 피모스 트랜지스터(PM4)를 '턴-온'시킨다. 그러나 피모스 트랜지스터(PM4)가 '턴-온'되더라도 저항(R11)에 의한 소정 시간동안의 지연작용에 의해 노드(n1)의 전압 레벨이 얼마동안 '로우' 상태를 유지하다가 소정 시간이 경과한 후 비로소 '하이' 상태가 된다.When the voltage level of the input signal Vin is further lowered, the current driving capability of the NMOS transistor NM1 is smaller, and the amount of current flowing also decreases, so that the voltage level of the node n1 is higher. At this time, when the voltage level of the node n1 is higher than the threshold voltage of the NMOS transistor NM4, the NMOS transistor NM4 is 'turned on' and the output signal Vout becomes 'low'. The 'low' output signal Vout output from the output unit 20 'turns off' the NMOS transistor NM5 of the delay unit 30 and 'turns on' the PMOS transistor PM4. Let's do it. However, even when the PMOS transistor PM4 is 'turned on', the voltage level of the node n1 remains 'low' for some time due to a delay for a predetermined time by the resistor R11, and then a predetermined time elapses. After that, it becomes 'high' state.

그러므로, 입력신호(Vin)가 '로우'에서 '하이'로 레벨이 변환되지 않고 단지 '로우' 상태의 입력신호(Vin)에 '하이' 상태의 노이즈가 실려 입력되거나, 또는, 기준신호(Vref)의 전압 레벨이 순간적으로 입력신호(Vin) 이하로 저하되면 지연부(30)의 엔모스 트랜지스터(NM5)가 순간적으로 '턴-온'되더라도 저항(R12)이 노드(n1)에서 접지단(Vss)으로 전류가 흐르는것을 방지하여 노드(n1)의 전압 레벨이 '하이' 상태를 유지한다.Therefore, the level of the input signal Vin is not changed from 'low' to 'high' and the noise of the 'high' state is input to the input signal Vin in the 'low' state only or the reference signal Vref is inputted. ), When the voltage level of the instantaneously falls below the input signal Vin, even if the NMOS transistor NM5 of the delay unit 30 is 'turned on' momentarily, the resistor R12 is connected to the ground terminal ( Vss) prevents current from flowing and maintains the voltage level of node n1 'high'.

상기에서 정전류원용 엔모스 트랜지스터(NM3)는 전원 전압(Vcc)에 의해 '턴-온' 되어 있으므로 엔모스 트랜지스터(NM1)(NM2)를 통한 전류 접지단(Vss)으로 일정하게 흐르게 한다, 그러므로, 엔모스 트랜지스터(NM1)를 통해 흐르는 전류가 감소되는 만큼 엔모스 트랜지스터(NM2)를 통해 흐르는 전류가 증가하여 풀-업용 피모스 트랜지스터(PM1)(PM2)를 '턴-온'시켜 노드(n1)를 풀-업시켜 '하이' 상태를 유지하도록 한다.Since the constant current source NMOS transistor NM3 is 'turned on' by the power supply voltage Vcc, the constant current source NMOS transistor NM3 flows constantly to the current ground terminal Vss through the NMOS transistor NM1 and NM2. As the current flowing through the NMOS transistor NM1 decreases, the current flowing through the NMOS transistor NM2 increases so that the pull-up PMOS transistor PM1 and PM2 are 'turned on' so that the node n1 is turned on. Pull-up to keep it 'high'.

그 후, 입력신호(Vin)의 레벨이 '하이'로 변한되어 기준신호(Vref) 보다 전압 레벨이 높아지면 엔모스 트랜지스터(NM1)가 '턴-온'되기 시작해 전류가 흐르게 된다. 이때, 노드(n1)의 전압 레벨이 피모스 트랜지스터(PM3)의 임계전압 보다 높으면 피모스 트랜지스터(PM3)는 '턴-오프' 상태를 유지하므로 입력신호(Vin)의 레벨이 '로우'일 때와 같이 출력신호(Vout)는 '로우' 상태를 유지한다.After that, when the level of the input signal Vin is changed to 'high' and the voltage level is higher than the reference signal Vref, the NMOS transistor NM1 starts to be 'turned on' and current flows. At this time, when the voltage level of the node n1 is higher than the threshold voltage of the PMOS transistor PM3, the PMOS transistor PM3 maintains a 'turn-off' state, and thus, when the level of the input signal Vin is 'low'. As such, the output signal Vout maintains a 'low' state.

그리고, 입력신호(Vin)의 레벨이 더욱 높아지면 엔모스 트랜지스터(NM1)를 통해 흐르는 전류의 양이 많아져 노드(n1)의 전압 레벨이 더 낮아지는 데, 노드(n1)의 전압 레벨이 피모스 트랜지스터(PM3)의 임계전압 보다 낮아지면 엔모스 트랜지스터(NM4)는 '턴-오프'되고 피모스 트랜지스터(PM3)는 '턴-온'되어 출력신호(Vout)는 '하이'가 된다. 그러므로, 지연부(30)의 엔모스 트랜지스터(NM5)를 '턴-온'시키고 피모스 트랜지스터(PM4)를 '턴-오프'시켜 노드(n1)에서 접지단(Vss)으로 전류가 흐르게 된다. 이 때, 엔모스 트랜지스터(NM5)는 '턴-온'되더라도 바로 접지단(Vss)으로 전류가 흐르지 않고 저항(R12)에 의해 소정 시간 지연되어 흐르므로 노드(n1)의 전압레벨이 '하이' 상태를 유지하다가 소정 시간 후 '로우' 상태가 된다. 그러므로, 입력신호(Vin)가 '하이'에서 '로우'로 레벨이 변환되지 않고 단지 '하이' 상태의 입력신호(Vin)에 '로우' 상태의 노이즈가 실려 입력되거나, 또는, 기준신호(Vref)의 전압 레벨이 순간적으로 입력신호(Vin) 보다 크게되면 지연부(30)의 피모스 트랜지스터(PM4)가 순간적으로 '턴-온'되더라도 저항(R11)이 전원 전압단(Vcc)에서 노드(n1)로 전류가 흐르는 것을 방지한다. 따라서, 노드(n1)의 전압 레벨이 '로우' 상태를 유지하여 상기 차동증폭부(10)에서 출력되는 신호가 히스테리시스 특성을 갖도록 한다.Further, when the level of the input signal Vin is further increased, the amount of current flowing through the NMOS transistor NM1 increases, so that the voltage level of the node n1 is lowered, and the voltage level of the node n1 is avoided. When the voltage is lower than the threshold voltage of the MOS transistor PM3, the NMOS transistor NM4 is 'turned off' and the PMOS transistor PM3 is 'turned on' so that the output signal Vout becomes 'high'. Therefore, the NMOS transistor NM5 of the delay unit 30 is 'turned on' and the PMOS transistor PM4 is 'turned off' so that current flows from the node n1 to the ground terminal Vss. At this time, even when the NMOS transistor NM5 is 'turned on', current does not flow directly to the ground terminal Vss and is delayed for a predetermined time by the resistor R12, so that the voltage level of the node n1 is 'high'. The state is maintained and then goes 'low' after a predetermined time. Therefore, the level of the input signal Vin is not changed from 'high' to 'low' and the noise of the 'low' state is input to the input signal Vin in the 'high' state only or the reference signal Vref is inputted. If the voltage level of the power supply is instantaneously greater than the input signal Vin, even if the PMOS transistor PM4 of the delay unit 30 is 'turned on' momentarily, the resistor R11 is connected to the node (Vcc) at the power supply voltage terminal Vcc. n1) prevents current from flowing. Therefore, the voltage level of the node n1 is maintained at a low state so that the signal output from the differential amplifier 10 has hysteresis characteristics.

제3도는 본 발명의 다른 실시예에 따른 입력 버퍼의 회로도이다.3 is a circuit diagram of an input buffer according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 입력 버퍼는 지연부(30)의 부하를 P 및 엔모스 트랜지스터(PM5)(NM6)로 사용한 것을 제외하고는 제2도에 도시된 본 발명의 일실시예에 따른 입력 버퍼와 동일한 구성을 갖는다. 상기에서, 피모스 트랜지스터(PM5)는 드레인과 소오스에 전원 전압단(Vcc)과 피모스 트랜지스터(PM4)의 소오스가 연결되고 게이트에 접지단(Vss)이 연결된다. 그리고, 엔모스 트랜지스터(NM6)는 드레인과 소오스에 접지단(Vss)과 엔모스 트랜지스터(NM5)의 소오스가 연결되고 게이트에 전원 전압단(Vcc)이 연결된다.According to another embodiment of the present invention, the input buffer according to the embodiment of the present invention shown in FIG. 2 is used except that the load of the delay unit 30 is used as the P and NMOS transistors PM5 and NM6. It has the same configuration as the input buffer. In the above, the PMOS transistor PM5 has a drain and a source connected to a power supply voltage terminal Vcc and a PMOS transistor PM4 and a gate connected to a ground terminal Vss. In the NMOS transistor NM6, a ground terminal Vss and a source of the NMOS transistor NM5 are connected to the drain and the source, and a power supply voltage terminal Vcc is connected to the gate.

상술한 구성에서 P 및 엔모스 트랜지스터(PM5)(NM6)는 각각의 게이트에 접지단(Vss)와 전원 전압단(Vcc)이 연결되어 항상 '턴-온'되나 전류가 소모되어 부하로 사용된다.In the above-described configuration, the P and NMOS transistors PM5 and NM6 are always turned on by connecting the ground terminal Vss and the power supply voltage terminal Vcc to their respective gates, but the current is consumed and used as a load. .

상기에서 부하로 사용되는 P 및 엔모스 트랜지스터는 각각 한 개가 아닌 여러 개가 연속하는 다수 개로 구성할 수도 있다.The P and NMOS transistors used as loads in the above may be composed of a plurality of consecutive ones instead of one.

상술한 바와같이 본 발명에 따른 입력 버퍼는 기준신호의 레벨을 일정하게 하고, 또한, 입력신호의 레벨이 변함에 따라 출력신호의 레벨이 변하여 지연부의 P 또는 엔모스 트랜지스터가 '턴-온'되어도 부하에 의해 전류의 흐름을 소정 시간 지연시켜 차동증폭기에서 출력되는 신호의 레벨이 변화되는 것을 소정 시간 지연시켜 히스테리시스 특성을 갖도록 한다.As described above, the input buffer according to the present invention makes the level of the reference signal constant, and the level of the output signal changes as the level of the input signal changes so that the P or NMOS transistor of the delay unit is 'turned on'. The current flow is delayed by the load for a predetermined time, and the change in the level of the signal output from the differential amplifier is delayed for a predetermined time so as to have hysteresis characteristics.

따라서, 본 발명은 입력신호 및 기준신호가 노이즈와 입력되어도 안정된 출력신호를 출력할 수 있으며, 또한, 기준신호를 변화시키기 위한 전력 소모를 방지하여 소비 전류를 감소시킬 수 있는 잇점이 있다.Therefore, the present invention can output a stable output signal even if the input signal and the reference signal are input with noise, and also has the advantage of reducing the current consumption by preventing power consumption for changing the reference signal.

Claims (5)

입력버퍼에 있어서, 외부에서 입력되는 입력신호와 소자의 내부에서 발생되는 기준신호를 입력받아 상기 입력신호와 상기 기준신호의 전압차에 비례하는 출력신호 발생시키는 차동증폭부와; 상기 차동증폭부의 출력신호의 레벨을 반전시켜 출력하는 출력부와; 상기 출력부의 출력신호에 의해 턴 온되는 풀 업 수단과 풀 다운 수단을 갖고, 상기 출력부의 출력신호의 레벨이 천이하면 이로부터 소정 시간이 경과한 뒤에 상기 차동증폭부의 출력단을 풀 업 또는 풀 다운시켜서 상기 차동증폭부의 출력신호가 히스테리시스 특성을 갖도록 하는 지연부를 포함하여 이루어지는 입력 버퍼.An input buffer, comprising: a differential amplifier configured to receive an input signal input from an external device and a reference signal generated inside a device, and generate an output signal proportional to a voltage difference between the input signal and the reference signal; An output unit for inverting and outputting the level of the output signal of the differential amplifier; A pull-up means and a pull-down means turned on by an output signal of the output part, and when the level of the output signal of the output part transitions, after a predetermined time has elapsed, the output stage of the differential amplifier part is pulled up or pulled down And a delay unit configured to cause the output signal of the differential amplifier to have hysteresis characteristics. 제1항에 있어서, 상기 차동증폭부는, 상기 입력신호와 상기 기준신호가 각각의 게이트에 인가되는 엔모스 트랜지스터들과; 상기 엔모스 트랜지스터들의 드레인과 전원 전압단에 각각 드레인과 소오스가 연결되어 전류미러를 구성하는 풀-업용 피모스 트랜지스터들과; 상기 엔모스 트랜지스터들의 소오스와 접지 사이에 연결되고, 게이트에 전원 전압이 공급되는 정전류원용 엔모스 트랜지스터로 이루어진 입력 버퍼.The semiconductor device of claim 1, wherein the differential amplifier comprises: NMOS transistors configured to apply the input signal and the reference signal to respective gates; Pull-up PMOS transistors each having a drain and a source connected to the drain and power voltage terminals of the NMOS transistors to form a current mirror; And an NMOS transistor for a constant current source connected between a source of the NMOS transistors and a ground and supplied with a power supply voltage to a gate. 제1항에 있어서, 상기 지연부는, 제1부하와 제1스위칭 소자, 제2스위칭 소자, 제2부하가 상기 전원전압과 상기 접지 사이에 직렬 연결되며, 상기 제1스위칭 소자와 상기 제2스위칭 소자가 상기 출력부의 출력신호에 의해 상보적으로 턴 온되도록 이루어지는 것이 특징인 입력 버퍼.The switching device of claim 1, wherein the delay unit comprises a first load, a first switching device, a second switching device, and a second load connected in series between the power supply voltage and the ground. And the device is turned on complementarily by an output signal of the output unit. 제3항에 있어서, 상기 제1부하 및 제2부하가 저항으로 이루어지는 것이 특징인 입력 버퍼.The input buffer of claim 3, wherein the first load and the second load are made of a resistor. 제 3 항에 있어서, 상기 제1부하 내지 상기 제2부하는, 소스가 상기 전원전압에 연결되고, 드레인이 상기 제1스위칭 소자에 연결되며, 게이트가 접지되어 소정의 턴 온 저항을 제공하는 피모스 트랜지스터와; 소스가 상기 접지에 연결되고, 드레인이 상기 제2스위칭 소자에 연결되며, 게이트가 전원전압에 연결되어 소정의 턴 온 저항을 제공하는 엔모스 트랜지스터로 구성되는 것이 특징인 입력버퍼.4. The device of claim 3, wherein the first to second loads have a source connected to the power supply voltage, a drain connected to the first switching element, and a gate grounded to provide a predetermined turn-on resistance. A MOS transistor; And an NMOS transistor comprising a source connected to the ground, a drain connected to the second switching element, and a gate connected to a power supply voltage to provide a predetermined turn-on resistance.