KR100201255B1 - Adder circuit using multiplication of galois field - Google Patents

Abstract

연산회로에 관한 것으로, 특히 갈로이스 필드(Galois field)상의 곱셈회로에 효율적으로 사용될 수 있도록한 구조를 갖는 뎃셈 회로의 구성에 관한 것이다. 상기의 덧셈 회로는 m비트의 신호를 각각 입력할 수 있는 제1 및 제2입력단자, m비트의 신호를 출력할 수 있는 출력단자, 1비트의 신호를 입출력할 수 있는 캐리입력 및 캐리출력단자를 가지며, 상기 제1 및2입력단자로 입력되는 신호를 더하여 상기 출력단자로 출력함과 동시에 상기 가산된 결과가 m비트를 초과시에 캐리 신호를 캐리출력단자로 출력하는 m비트 십진 가산기와, 상기 m비트 십진 가산기의 캐리출력단자와 캐리입력단자 사이에 접속되며, 상기 발생된 캐리신호를 곱셈 연산기어 입력 제어하는 제어클릭의 활성화에 응답하여 상기 캐리입력단자로 전송하는 조합에 회로를 포함하여 구성된다.The present invention relates to a computing circuit, and more particularly, to a configuration of a multiplication circuit having a structure that can be efficiently used in a multiplication circuit on a Galois field. The addition circuit includes first and second input terminals capable of inputting m-bit signals, output terminals capable of outputting m-bit signals, and carry input and carry output terminals capable of inputting and outputting 1-bit signals. A m-bit decimal adder for adding a signal input to the first and second input terminals and outputting the output signal to the output terminal and outputting a carry signal to the carry output terminal when the added result exceeds m bits; and a circuit connected between the carry output terminal and the carry input terminal of the m-bit decimal adder and transmitting the generated carry signal to the carry input terminal in response to the activation of a control click for controlling the multiplication operation gear input. do.

Description

갈로이스 필드상의 곱셈 연산에 최적상태로 이용되는 덧셈 회로Addition circuit optimally used for multiplication operations on gallois fields

제1도는 갈로이스 필드상의 곱셈기의 구성을 나타내는 도면.1 is a diagram showing the configuration of a multiplier on a gallois field.

제2도는 종래의 기술에 의해 구성된 갈로이스 필드상의 곱셈기에 적용된 덧셈 회로의 구성을 도시한 도면.2 is a diagram showing the configuration of an addition circuit applied to a multiplier on a gallois field constructed by the prior art.

제3도는 본 발명에 실시예에 따른 갈로이스 필드상의 곱셈기에 이용되는 덧셈기의 구성을 도시한 도면3 is a diagram showing the configuration of an adder used for a multiplier on a gallois field according to an embodiment of the present invention.

본 발명은 연산회로에 관한 것으로, 특히 갈로이스 필드(Galois field)상의 곱셈회로에 효율적으로 사용될 수 있도록한 구조를 갖는 덧셈 회로의 구성에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to arithmetic circuits, and more particularly to a configuration of an addition circuit having a structure that can be efficiently used in a multiplication circuit on a Galois field.

일반적인 디지탈신호 처리장치, 예를 들면, 컴펙트 디스크 플레이어(CDP), 컴펙트 디스크-롬(CD-ROM), 미니 디스크 플레이어(MD-P)등의 광자기 디스크 플레이어 시스템 등과 같은 대부분의 디지탈 시스템은 데이타 전송시 발생되는 에러를 검출하고, 상기 검출된 데이타의 에러를 정정하기 위한 에러 정정 시스템을 가지고 있다.Most digital systems, such as general digital signal processing devices, such as magneto-optical disc player systems such as compact disc players (CDPs), compact disc-roms (CD-ROMs) and mini disc players (MD-Ps) There is an error correction system for detecting an error generated during transmission and correcting an error of the detected data.

상기와 같은 에러 정정 시스템은 에러정정을 위해 전송되어온 데이타에 대한 사칙연산이 요구된다. 특히 리드-솔로몬 부호(Read-solomon code)를 이용하는 에러 정정 시스템에서는 갈로이스 필드[이하 GF(2^m)이라칭함)(여기서, m은 0를 포함하지 않는 정수)상에서 사칙연산을 수행하게 된다. 상기와 같은 GF(2^m)상에서의 곱셈기는 통상 지수변환회로, 역지수 변환회로 및 덧셈 회로로 구성되어 진다. 이의 구성을 살피면 하기에 설명되는 제1도와 같다.Such an error correction system requires arithmetic operations on data transmitted for error correction. In particular, in an error correction system using a read-solomon code, arithmetic operations are performed on a gallois field (hereinafter, referred to as GF (2 ^m )) (where m is an integer not including 0). The multiplier on GF ( ^2m ) as described above is usually composed of an exponential conversion circuit, an inverse exponential conversion circuit, and an addition circuit. Looking at the configuration thereof is the same as FIG. 1 described below.

제1도는 갈로이스 필드상의 곱셈기의 구성을 나타내는 도면으로서, 이는 m비트의 형태로 입력되는 신호 αⁱ의 지수 i를 출력하는 제1지수변환회로 12와, m비트의 형태로 입력되는 신호 α^j의 지수 j를 출력하는 제2지수변환회로 14와, 상기 제1및 제2지수변환회로 12, 14로부터 출력되는 신호 i와 j를 덧셈하여 가산신호 i+j를 출력하는 덧셈회로 16와, 상기 덧셈 회로 16로부터 출력되는 가산신호 i+j를 역지수로 변환하여 신호 α^i+j를 출력하는 역지수 변환회로 18로 구성되어 있다.1 is a diagram showing the configuration of a multiplier on a gallois field, which is a first exponential conversion circuit 12 for outputting the exponent i of the signal α ⁱ input in the form of m bits, and the signal α ^j input in the form of m bits A second exponent converting circuit 14 for outputting an exponent j, an addition circuit 16 for outputting an added signal i + j by adding signals i and j outputted from the first and second exponent converting circuits 12 and 14, and It consists of an inverse index conversion circuit 18 which converts the addition signal i + j output from the addition circuit 16 into an inverse index and outputs the signal α ^{i + j} .

제2도는 종래의 기술에 의해 구성된 갈로이스 필드상의 곱셈기에 적용된 덧셈 회로의 구성을 도시한 도면이다. 이의 구성은, 상기 제1, 제2지수변환회로 12, 14로부터 출력되는 신호 i,j를 두개의 입력단자로 각각 입력하여 전가산된신호 i+j를 가산출력단자 S로 출력함과 동시에 캐리신호 CI를 캐리출력단자 Ci로 출력하는 제1전가산기 20과, 상기 제1전가산기 20으로부터 출력되는 전가신신호 i+j와 캐리신호 CI과 상위(m-1)비트가 Φ인 m비트 C11신호를 두개의 입력단자 a와 b로 입력하여 가산된 신호를 출력단자 S로 출력하는 제2전가산기 22로 구성된다. 이때, 상기 제2전가산기 22의 출력단자 S로부터 출력되는 m비트의 신호는 (i+j)모듈로(Moduio)(2^M-1)의 값이다.2 is a diagram showing the configuration of an addition circuit applied to a multiplier on a gallois field constructed by the prior art. In this configuration, the signals i and j outputted from the first and second exponential conversion circuits 12 and 14 are input to the two input terminals, respectively, to output the added signal i + j to the addition output terminal S and carry at the same time. A first full adder 20 for outputting the signal CI to the carry output terminal Ci, a full-signal signal i + j output from the first full adder 20, and an m-bit C11 signal having a carry signal CI and an upper (m-1) bit Φ It is composed of a second full adder 22 for inputting the two input terminals a and b to output the added signal to the output terminal S. At this time, the m-bit signal output from the output terminal S of the second full adder 22 is a value of (i + j) modulo (2 ^M −1).

제1도 및 제2도의 구성을 참조하여 GF(2^m)에서 사용되는 곱셈회로 및 덧셈회로의 동작을 설명하면 하기와 같다.The operations of the multiplication circuit and the addition circuit used in GF (2 ^m ) will be described with reference to the configuration of FIGS. 1 and 2 as follows.

우선, GF(2^m)에 대하여 간략히 설명한다. GF(2^m)은 원의 갯수가 2^m개인 유한체를 의미한다. 유한체의 특징중 하나는 0(zero)를 제외한 모든 원소가 어떤 원소의 거듭제곱으로 표현된다는 점이다. 이때 그언소를 원시원(原始元: primitve element)이라 하고 α로 표시한다. 예를 들어, GF(2⁸)은 원의 갯수가2⁸=256이고, GF(2⁸)={0,1,2,α²,α³,...α²⁵⁵}로 표시된다. 또하나의 특징은 α²⁵⁴=1, α²⁵⁵=α,..등의 표현이 가능하다는 점이다. 즉, αⁱ에서 i가 255보다 클경우에는 αⁱ=α^i(moduio255), 일반적으로는 αⁱ=α^{i(modulo 2m-1)}로 표현된다. 원시원 α는 원시 다항식[P(X)=X⁸+X⁴+X³+X²+1, GF(2^m)에서]의 근이다. 즉, P(X)=0이다. GF(2^m)의 원의 갯수가 2^m이므로 m 비트로 일대일 대응시킬 수 있고, m비트의 일대일 대응은 P(X) =0임을 이용하여 αⁱ를 (m-1)차 다항식으로 표현하며, 그 계수를 m차원 벡타로 표현하여 연산한다.First, GF (2 ^m ) will be briefly described. GF (2 ^m ) means a finite body of 2 ^m in number of circles. One of the characteristics of finite bodies is that all elements except zero are represented by the power of an element. At this time, the language is called a primitive element (原始 元) and denoted by α. For example, GF (2 ⁸ ) has the number of circles 2 ⁸ = 256, and is expressed as GF (2 ⁸ ) = {0,1,2, α ² , α ³ , ... α ²⁵⁵ }. Another feature is that α ²⁵⁴ = 1, α ²⁵⁵ = α,... That is, when α ⁱ from i is greater than 255 there is represented by ^{α i = α i (moduio255)} , generally, ^{α i = α i (modulo 2m} -1). The primitive source α is the root of the primitive polynomial [P (X) = X ⁸ + X ⁴ + X ³ + X ² +1, in GF (2 ^m ). That is, P (X) = 0. Since the number of the source of GF (2 ^m) 2 ^m m bits may be a one-to-one basis, one-to-one correspondence with the m-bit is used to represent the (m-1) degree polynomial of α ⁱ with that P (X) = 0, The coefficients are expressed in m-dimensional vectors and computed.

GF(2^m)에서의 곱셈은 다음과 같이 수행한다. GF(2^m)의 임의의 원을 αⁱ, α^j이라하면, αⁱ·α^j=α^i+j의 식에서 보는 것처럼 지수 덧셈을 행하여 수행할 수 있다. 이때, 상기 지수는 (2^m-2)까지의 십진수로 충분하므로, modulo-(2^m-1)의 연산결과를 출력하는 덧셈 회로로서 지수덧셈을 하면 곱셈을 수행할 수 있게됨을 알 수 있다. 일 예를 들면, GF(2⁸)에서 modulo-255의 덧셈은 제1도에 도시되어진 바와 같이 2개의 8비트 십진 가산기를 사용하여 용이하게 구현할 수 있다.Multiplication in GF (2 ^m ) is performed as follows. If any circle of GF ( ^2m ) is α ⁱ , α ^j , it can be performed by performing exponential addition as shown by the equation α ⁱ · α ^j = α ^{i + j} . At this time, since the exponent is sufficient as a decimal number up to (2 ^m -2), it can be seen that multiplying can be performed when the exponent addition is performed as an addition circuit that outputs the operation result of modulo- (2 ^m -1). For example, the addition of modulo-255 in GF 2 ⁸ can be easily implemented using two 8-bit decimal adders as shown in FIG.

지금, GF(2^m)상의 원시원 αⁱ과 α^j가 제1도에 도시된 제1 및 제2지수변환회로 12, 14에 각각 입력되면, 상기 제1 및 제2지수변환회로 12, 14들 각각은 입력된 원시원 αⁱ과 α^j들중 지수 i, j만을 추출하여 출력측의 덧셈 회로 16에 공급한다.Now, when the primitive sources α ⁱ and α ^j on GF (2 ^m ) are input to the first and second exponential conversion circuits 12 and 14, respectively, shown in FIG. 1, the first and second exponential conversion circuits 12 and 14, respectively. Each of these extracts only the exponents i and j from the input source sources α ⁱ and α ^j and supplies them to the addition circuit 16 on the output side.

이때 상기 덧셈회로 16은 상기 입력된 지수 i와 j의 신호를 덧셈하여 가산신호 i+j를 출력한다. 상기와 같은 덧셈 회로 16의 구체적인 동작을 제2도를 참조하여 설명하면 하기와 같다.At this time, the addition circuit 16 adds the input signals i and j to output the addition signal i + j. A detailed operation of the addition circuit 16 as described above will be described with reference to FIG. 2.

제2도에 도시된 덧셈 회로 16는 GF(2⁸)상에서 원시원 α²⁵⁴=1 이고 α²⁵⁵=α로서, αⁱ·α^j= α^i+j에서 가산신호 i+j가 256일때 1를 출력하도록 구성된 예를 보인 것이다. 즉, i+j가 256일때 제1전가산기 20은 두개의 입력단자 a와 b로 입력되는 신호를 가산하여 0를 출력단자 S로 출력함과 동시에 캐리출력단자 Co로 캐리를 출력한다. 그리고, 제2전가산기 22는 상기 제1전가산기 20의 출력단자 S와 캐리단자 Co로부터 출력되는 가산신호와 캐리신호를 가산하여 합 1를 출력하게 된다. 이때, 상기 제1, 제2전가산기 20, 22들의 캐리입력단자 Ci들은 모두 0의 신호를 입력하게 된다.The addition circuit 16 shown in FIG. 2 shows the original source α ²⁵⁴ = 1 and α ²⁵⁵ = α on GF (2 ⁸ ), which is 1 when α ⁱ · α ^j = α ^{i + j} and the addition signal i + j is 256. Here is an example configured to output: That is, when i + j is 256, the first full adder 20 adds the signals input to the two input terminals a and b, outputs 0 to the output terminal S, and outputs a carry to the carry output terminal Co. The second full adder 22 adds the addition signal and the carry signal output from the output terminal S and the carry terminal Co of the first full adder 20 to output a sum 1. At this time, the carry input terminals Ci of the first and second full adders 20 and 22 all input a signal of zero.

만약, i+j의 값이 257의 값을 가질때에는 제1전가산기 20는 출력단자 S로 1를 출력함과 동시에 캐리출력단자 Co로 논리 1의 캐리신호를 출력한다. 이때, 제2전가산기 22는 상기 제1전가산기 20로부터 출력된 합 1과 캐리신호를 더하여 2를 출력하여 modulo-255의 연산을 수행하게 된다. 제1도에 도시된 덧셈회로 16은 m비트 전가산기를 두개 이용하여 Modulo-(2^m-1)의 덧셈 결과를 출력하는 구성을 도시한 것이다. 상기와 같이 덧셈 회로 16에 의해 가산된 신호 i+j는 역지수 변환회로 18에 입력되어져 α^i+j의 신호로 출력된다.If the value of i + j has a value of 257, the first full adder 20 outputs 1 to the output terminal S and a carry signal of logic 1 to the carry output terminal Co. At this time, the second full adder 22 adds the sum 1 and the carry signal output from the first full adder 20 to output 2 to perform the operation of modulo-255. The addition circuit 16 shown in FIG. 1 shows a configuration in which the addition result of Modulo- (2 ^m -1) is output by using two m-bit full adders. The signal i + j added by the addition circuit 16 as described above is input to the inverse index converter 18 and output as a signal of α ^{i + j} .

그러나, 상기 제2도와 같이 구성된 GF(2^m)상의 곱셈 연산에 이용되는 덧셈회로는 제2전가산기 22에 입력되는 신호는 1비트만이 제1전가산기 20로부터 출력되는 캐리신호이고 나머지는 모두 0로 고정된 상태로 되어 있어, 전가산기의 이용효율이 떨어지는 문제가 발생한다. 또한, 두개의 전가산기를 이용함으로써 회로의 구성이 복잡하고, 연산시간이 많이 소요되는 문제가 발생되어 왔다.However, the addition circuit used for the multiplication operation on the GF ( ^2m ) structured as shown in FIG. 2 is a signal input to the second full adder 22 and only one bit is a carry signal outputted from the first full adder 20. Since it is fixed to 0, the problem that the utilization efficiency of a full adder falls. In addition, the use of two full adders has caused a complicated circuit configuration and a long operation time.

따라서, 본 발명의 목적은 간단한 구성에 의해 Modulo-(2^m-1)의 덧셈을 수행하는 덧셈 회로를 제공함에 있다.It is therefore an object of the present invention to provide an addition circuit for performing Modulo- (2 ^m −1) addition by a simple configuration.

본 발명의 또다른 목적은 하나의 전가산기와 논리조합회로를 이용하여 갈로이스 필드상의 곱셈 연산이 효출적으로 이용할 수 있는 덧셈 회로를 제공함에 있다.It is another object of the present invention to provide an addition circuit that can be effectively used for multiplication operations on a gallois field using one full adder and a logic combination circuit.

상기한 목적을 달성하기 위한 본 발명은 갈로이스 필드상의 곱셈 연산에 이용되는 덧셈 회로에 있어서, m비트의 신호를 각각 입력할 수 있는 제1 및 제2입력 단자 및 m비트의 신호를 출력할 수 있는 출력단자, 1비트의 신호를 입출력할 수 있는 캐리입력 및 캐리출력단자를 가지며, 상기 제1 및 제2입력단자로 입력되는 신호를 가산하여 상기 출력단자로 출력함과 동시에 상기 가산된 결과가 m비트를 초과시에 캐리신호를 캐리출력단자로 출력하는 m비트 십진 가산기와, 상기 m비트 십진 가산기의 캐리출력단자와 캐리입력단자 사이에 접속되며, 상기 발생된 캐리신호를 칼로이스 필드상의 곱셈 연산기의 입력신호 래치클럭(이하 클릭신호 CLK라함)과의 조합회로를 포함하여 구성됨을 특징으로 한다.According to the present invention for achieving the above object, in an addition circuit used for a multiplication operation on a gallois field, the first and second input terminals and m-bit signals capable of inputting m-bit signals, respectively, can be output. An output terminal, a carry input and a carry output terminal capable of inputting and outputting a signal of 1 bit, and adding the signals input to the first and second input terminals to output to the output terminal and the added result an m-bit decimal adder for outputting a carry signal to the carry output terminal when the m-bit is exceeded, and the carry output terminal and the carry input terminal of the m-bit decimal adder, wherein the generated carry signal is multiplied on the Carlois field. And a combination circuit with an input signal latch clock (hereinafter referred to as a click signal CLK).

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings of the embodiments of the present invention, those having substantially the same configuration and function as those in the above-described drawings will use the same reference numerals.

제3도는 본 발명에 따른 갈로이스 필드상의 곱셈기에 이용되는 덧셈기의 구성을 도시한 도면으로서, 이는 제2도에 도시된 전가산기 20의 캐리출력단자 Co로부터 출력되는 캐리신호를 클럭신호 CLK에 의해 상기 전가산기 20의 캐리입력단자 Ci에 공급하는 조합회로가 더 부가되어 구성된다. 이때, 제1도에 도시된 두번째 전가산기 22는 제거된다.FIG. 3 is a diagram showing the configuration of an adder used for a multiplier on a gallois field according to the present invention, which carries a carry signal output from the carry output terminal Co of the full adder 20 shown in FIG. A combination circuit for supplying the carry input terminal Ci of the full adder 20 is further added. At this time, the second full adder 22 shown in FIG. 1 is removed.

제3도중, 인버터 28의 입력단자로 공급되는 클럭 CLK는 GF(2^m)상의 곱셈기에 입력되는 신호를 클럭의 활성화(예를 들면, 클럭의 상승에지 목은 하강에지)상태에서 래치(Latch)하는 가상 레지스터(도시하지 않았음)에 입력되는 클럭이다. 상기 가상 레지스터는 상기 제어 클럭이 논리 하이로 천이시에 신호 αⁱ, α^j을 제1도에 도시된 제1, 제2지수변환회로 12, 14에 공급한다. 갈로이스 필드상에서의 곱셈 연산에 이용되는 modulo-(2^m-1)의 덧셈 동작을 제1도 및 제3도를 참조하여 상세히 설명하면 하기와 같다.3, the clock CLK supplied to the input terminal of the inverter 28 latches a signal input to a multiplier on GF (2 ^m ) while the clock is activated (for example, the rising edge of the clock is falling edge). Is a clock input to a virtual register (not shown). The virtual register supplies the signals α ⁱ and α ^j to the first and second exponential converting circuits 12 and 14 shown in FIG. 1 when the control clock transitions to a logic high. The addition operation of modulo- (2 ^m -1) used for the multiplication operation on the gallois field will be described in detail with reference to FIGS. 1 and 3.

지금, 제어클럭 CLK가 논리 하이로 천이되면 가상 레지스터(도시하지 않았음)는 신호 αⁱ, α^j을 래치하여 제1도의 제1, 제2지수변환회로 12, 14에 공급한다.Now, when the control clock CLK transitions to logic high, a virtual register (not shown) latches the signals α ⁱ and α ^j and supplies them to the first and second exponential converting circuits 12 and 14 in FIG.

상기 제1, 제2지수련환회로 12, 14는 입력된 신호 αⁱ, α^j들의 지수 i, j만을 추출하여 제3도와 같이 구성된 덧셈 회로 16내의 전가산기 20의 제1, 제2입력단자 a와 b 에 공급한다.The first and second exponential training circuits 12 and 14 extract only the exponents i and j of the input signals α ⁱ and α ^j , and the first and second input terminals of the full adder 20 in the addition circuit 16 configured as shown in FIG. 3. Supply to a and b.

상기 전가산기 20은 제1입력단자 a와 제2입력단자 b로 입력되는 두신호를 가산하여 출력단자 S로 출력함과 동시에 발생된 캐리신호를 캐리출력단자 Co로 출력한다. 상기 전가산기 20의 캐리출력단자 Co로부터 출력되는 캐리신호는 앤드게이트 26의 일측 입력단자로 공급된다.The full adder 20 adds two signals input to the first input terminal a and the second input terminal b, outputs the output signal to the output terminal S, and outputs the generated carry signal to the carry output terminal Co. The carry signal output from the carry output terminal Co of the full adder 20 is supplied to one input terminal of the AND gate 26.

이때, 신호 αⁱ, α^j을 제1도와 같이 구성된 곱셈회로에 초기 입력시 제어클럭 CLK의 상태는 하이상태를 가짐으로써 상기 전가산기 20의 캐리출력단자 Co로부터 출력되는 캐리신호는 캐리입력단자 Ci로 피이드백되지 않는다. 즉, 제어클럭 CLK의 활성화(논리 하이의 상태)에 의해 처음의 두 입력 i, j가 전가산기 20에 입력되어 처음 계산되어 그 합이 계산되고 캐리가 발생되더라도 제어클럭 CLK가 비활성화 될때 까지 상기 캐리신호의 피이드백을 방지한다.At this time, the control clock CLK has a high state when the signals α ⁱ and α ^j are initially input to the multiplication circuit configured as shown in FIG. 1 so that the carry signal output from the carry output terminal Co of the full adder 20 is carried by the carry input terminal Ci. It is not fed back. That is, the first two inputs i and j are inputted to the full adder 20 by the activation of the control clock CLK (logical high state), and the first calculation is performed until the control clock CLK is deactivated. Prevents feedback of the signal.

상기 제어클럭 CLK가 논리 로우로 천이되어 지면, 인버터 28에 의해 논리 하이로 반전되어진 신호가 앤드게이트 26의 또다른 입력단자에 입력된다. 이때, 상기 앤드게이트 26는 상기 전가산기 20의 캐리출력단자 Co로부터 출혁되는 캐리신호를 캐리입력단자 Ci로 피이드백 전송한다. 따라서, 상기 전가산기 20은 제1도와 같이 구성된 곱셈회로에 두번째의 αⁱ, α^j이 입력되고 제어클럭 CLK가 비활성화 상태에 있을 때 캐리입력단자 Ci로 입력되는 캐리신호와 제1, 제2지수변환회로 12, 14로부터 출력되는 신호를 가산하여 modulo-(2^m-1)의 덧셈 연산을 수행함을 알 수 있다.When the control clock CLK transitions to logic low, the signal inverted to logic high by the inverter 28 is input to another input terminal of the AND gate 26. At this time, the AND gate 26 feeds back a carry signal derived from the carry output terminal Co of the full adder 20 to the carry input terminal Ci. Accordingly, the full adder 20 has a carry signal and a first and second index input to the carry input terminal Ci when the second α ⁱ , α ^j is input to the multiplication circuit configured as shown in FIG. 1 and the control clock CLK is in an inactive state. It can be seen that an addition operation of modulo- (2 ^m −1) is performed by adding signals output from the conversion circuits 12 and 14.

상기와 같이 곱셈회로에 입력되는 신호 αⁱ, α^j의 신호를 래치하는 가상 레지스터에 공급되는 제어클럭 CLK를 이용하여 캐리신호의 피이드백을 제어하는 이유는 하기와 같다.The reason for controlling the feedback of the carry signal using the control clock CLK supplied to the virtual register latching the signals α ⁱ and α ^j input to the multiplication circuit as described above is as follows.

제3도와 같이 구성된 회로에서 조합회로, 즉, 앤드게이트 26와 인버터 28의 구성 없이 바로 전가산기 20의 캐리출력단자 Co를 캐리입력단자 Ci에 접속한다. 가정하면, 두신호의 가산에 의해 캐리가 발생하는 경우 발진이 발생한다. 예를 들어, 현재의 덧셈동작에 의해 캐리가 발생되어 있고 다음의 연산에 의해 캐리가 발생되지 않는 연산이 행하여진다고 가정하면, 현재 발생된 캐리신호가 바로 캐리입력단자로 피이드백되어 발진하는 경우가 발생된다.In the circuit configured as shown in FIG. 3, the carry output terminal Co of the full adder 20 is directly connected to the carry input terminal Ci without the combination circuit, that is, the configuration of the AND gate 26 and the inverter 28. If it is assumed, oscillation occurs when a carry occurs by the addition of two signals. For example, assuming that a carry is generated by the current addition operation and an operation is performed in which the carry is not generated by the following operation, a carry signal that is currently generated is fed back to the carry input terminal and oscillated. Is generated.

보다 구체적인 예를 들어 설명하면 다음과 같다. GF(2^m)상에서 현재 캐리가 발생되어 있고, AAH와 55H를 덧셈하는 연산을 행하는 경우이면 덧셈의 결과는 하기와 같이 FFH가 가산결과로 출력되어야 하고, 캐리신호의 출력은 0이어야 한다.More specific examples will be described below. If a carry is currently generated on GF ( ^2m ), and an operation for adding AAH and 55H is performed, the result of the addition should be output as an addition result as shown below, and the output of the carry signal should be zero.

그러나, 제3도에 도시된 조합회로가 없는 경우, 현재 발생한 캐리신호가 바로 캐리입력단자 Ci로 피이드백되어 전가산기 20의 제1, 제2입력단자 a, b로 입력되는 신호 i, j와 가산되어짐으로써 첫째단으로부터 마지막단까지 캐리를 발생시키며 진행하게된다. 따라서, 마지막단의 캐리출력은 0으로 계산되어저 첫째단으로부터 마지막단으로 진행하면서 캐리출력을 리세트하게된다. 상기와 같은 동작에 의해 캐리신호의 생성과 소멸은 각단 소자의 지연만큼 차이를 갖고 계속하여 반복됨으로써 발진이 발생한다.However, in the absence of the combination circuit shown in FIG. 3, the carry signal currently generated is directly fed back to the carry input terminal Ci and the signals i and j inputted to the first and second input terminals a and b of the full adder 20. By being added, the carry proceeds from the first stage to the last stage. Therefore, the carry output of the last stage is calculated as 0 to reset the carry output from the first stage to the last stage. By the above operation, the generation and disappearance of the carry signal are repeated with the difference by the delay of each end element and the oscillation occurs.

제3도에 도시된 조합회로는 처읍 전가산기 20로 입력되는 두 입력값이 변하여 처음 두신호의 합이 계산되고 캐리가 소멸될 때까지 발생된 캐리신호의 피이드백을 방지한다. 상기와 같은 조합회로에 의해 캐리신호의 피이드백을 적절히 제어함으로써 하나의 전가산기만을 이용하여 modulo-(2^m-1)의 덧셈동작을 신속하게 수행할 수 있다.The combination circuit shown in FIG. 3 prevents feedback of the carry signal generated until the two input values inputted to the Chueup Full Adder 20 are changed to calculate the sum of the first two signals and the carry is extinguished. By appropriately controlling the feedback of the carry signal by the combination circuit as described above, it is possible to quickly perform the modulo- (2 ^m -1) addition operation using only one full adder.

상술한 바와 같이 본 발명은 하나의 전가산기와 간단한 논리 조합회로를 이용하여 갈로이스 필드상의 곱셈 연산을 신속하게 실행할 수 있는 이점이 있다.As described above, the present invention has an advantage that a multiplication operation on a gallois field can be executed quickly using one full adder and a simple logic combination circuit.

Claims (2)

갈로이스 필드상의 곱셈 연산에 이용되는 덧셈 회로에 있어서, m비트의 신호를 각각 입력할 수 있는 제1 및 제2입력단자, m비트의 신호를 출력할 수 있는 출력단자, 1비트의 신호를 입출력할 수 있는 캐리입력 및 캐리출력 단자를 가지며, 상기 제1 및 제2입력단자로 입력되는 신호를 더하여 상기 출력단자로 출력함과 동시에 상기 가산된 결과가 m비트를 초과시에 캐리신호를 캐리출력단자로 출력하는 m비트 전가산기와, 상기 m비트 전가산기의 캐리입력단자와 상기 캐리입력단자 사이에 출력단자와 일측 입력단자가 접속되며 또다른 입력단자로 입력되는 갈로이스 필드상의 곱셈연산기의 원시근의 입력을 제어하는 제어클럭의 활성화에 응답하여 상기 캐리출력단자로부터 출력되는 캐리신호를 상기 캐리 입력단자로 전송하는 전송게이트를 포함하여 구성함을 특징으로 하는 갈로이스 필드상의 곱셈 연산에 최적상태로 이용되는 덧셈 회로.In an addition circuit used for a multiplication operation on a gallois field, first and second input terminals capable of inputting m-bit signals, output terminals capable of outputting m-bit signals, and input / output signals of 1 bit And a carry input terminal and a carry output terminal, and output the output signal to the output terminal by adding signals input to the first and second input terminals, and carry the carry signal when the added result exceeds m bits. The raw root of the multiplication operator on the Gallois field, which is connected to an output terminal and one side of an input terminal between the carry input terminal of the m bit full adder and the carry input terminal of the m bit full adder, and is input to another input terminal. And a transmission gate configured to transmit a carry signal output from the carry output terminal to the carry input terminal in response to an activation of a control clock controlling an input of a. Addition circuit to be used optimally in the multiplication operation of the field go Royce, characterized in that the. 제1항에 있어서, 상기 전송게이트의 또다른 입력단자로 입력되는 제어클럭은 인버터에 의해 반전된 클럭임을 특징으로 하는 갈로이스 필드상의 곱셈연산에 최적상태로 이용되는 덧셈 회로.The addition circuit according to claim 1, wherein the control clock input to another input terminal of the transmission gate is a clock inverted by an inverter.