KR100200925B1 - Internal clock generation method for output buffer - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION

반도체 메모리 장치에 관한 것이다.A semiconductor memory device.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

전력소모와 비용을 줄일 수 있는 출력버퍼용 내부클럭 생성방법을 제공함에 있다.The present invention provides a method of generating an internal clock for an output buffer that can reduce power consumption and cost.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

외부클럭에 동기되어 동작하는 반도체 메모리 장치의 출력버퍼를 구동하기 위한 내부클럭의 생성방법에 있어서: 상기 외부클럭의 제1에지에 응답하여 제1소정폭을 가지는 제1펄스를 생성하는 과정과, 상기 제1펄스의 제2에지에 응답하여 제2소정폭을 가지는 상기 내부클럭을 생성하는 과정으로 이루어짐을 특징으로 한다.A method of generating an internal clock for driving an output buffer of a semiconductor memory device operating in synchronization with an external clock, the method comprising: generating a first pulse having a first predetermined width in response to a first edge of the external clock; And generating the internal clock having a second predetermined width in response to the second edge of the first pulse.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 메모리 장치에 적합하게 사용된다.It is suitably used for semiconductor memory devices.

Description

출력버퍼용 내부클럭 생성방법How to create internal clock for output buffer

제1도는 종래기술에 따라 구성된 타이밍도.1 is a timing diagram constructed in accordance with the prior art.

제2도는 종래기술중 램버스 디램의 타이밍도.2 is a timing diagram of a Rambus DRAM in the prior art.

제3도는 본 발명에 따라 구성된 타이밍도.3 is a timing diagram constructed in accordance with the present invention.

제4도는 본 발명의 실시예에 따라 구성된 펄스발생기들의 구체 회로도.4 is a detailed circuit diagram of pulse generators constructed in accordance with an embodiment of the present invention.

제5도는 본 발명에 따라 카스 레이턴스에 의해 지연시간을 조절하기 위한 회로블럭도.5 is a circuit block diagram for adjusting delay time by cas latency in accordance with the present invention.

제6도는 본 발명에 따라 주파수에 의해 지연시간을 조절하기 위한 또 다른 실시예를 보여주는 회로 블럭도.6 is a circuit block diagram showing another embodiment for adjusting the delay time by frequency in accordance with the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에서 출력버퍼용 클럭을 생성하기 위한 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method for generating a clock for an output buffer in a semiconductor memory device.

전자시스템의 고속화에 따라 더 빠른 중앙처리장치(CPU)와 더 빠른 메모리에 대한 요구가 증가되고 있다. 특히, 중앙처리장치의 고속화에 부응하지 못하고 있는 디램(DRAM)에 있어서는 동작속도를 높이는 것이 매우 중요하다. 외부클럭에 동기되어 사용되는 동기형 디램(Synchronous DRAM)에 있어서 그 응답속도인 tRAC은 다음과 같이 주어진다.As the speed of electronic systems increases, the demand for faster central processing units (CPUs) and faster memory is increasing. In particular, it is very important to increase the operation speed in a DRAM that does not meet the speed of the central processing unit. In synchronous DRAM (Synchronous DRAM) used in synchronization with an external clock, the response speed tRAC is given as follows.

tRAC=tCC×[tRCD+(CL-1)]+tSACtRAC = tCC × [tRCD + (CL-1)] + tSAC

여기서, tRCD는 로우 어드레스 스트로우브신호가 인에이블 된후 컬럼 어드레스 스트로우브신호가 인에이블되기 까지의 지연(Delay)되는 시간이고, CL(CAS Latency), tCC(Clock Cycle time), tSAC(Clock to output delay time)이다. 이러한 용어들은 공지되어 있는 사항들이므로 상세한 설명은 생략한다.Here, tRCD is a row address strobe signal Column address strobe signal after is enabled Is a delay time until it is enabled, and is CL (CAS Latency), clock cycle time (tCC), and clock to output delay time (tSAC). These terms are well known and thus will not be described in detail.

전술한 식에서 볼 수 있듯이 동기디램의 응답속도를 줄이는 방법중의 하나는 상기 시간(출력딜레이 타임)tSAC를 줄이는 것임을 알 수 있다.As can be seen from the above equation, one of the methods for reducing the response speed of the synchronous DRAM is to reduce the time (output delay time) tSAC.

제1도는 종래기술에 따라 시간 tSAC가 발생되는 것을 보여주는 타이밍도이다.1 is a timing diagram showing that time tSAC is generated according to the prior art.

제1도를 보면, 상기 시간 tSAC은 외부 클럭 CLK이 인가되고 나서 출력버퍼용 클럭 CLKDQ이 발생되기 까지의 시간 tA와, 상기 출력버퍼용 클럭 CLKDQ이 출력버퍼에 도달하는데 까지 걸리는 시간 tB에 상기 출력버퍼의 출력동작에 걸리는 지연시간 tC을 합한 시간으로 주어진다. 상기 시간 tB와 tC의 지연은 씨모오스 공정상에서 발생되는 물리적인 것으로 tSAC의 한계 값으로 작용한다. 따라서, 외부 클럭 CLK의 라이징(Rising) 에지(Edge)를 기준으로 출력버퍼용 클럭 CLKDQ를 발생시키는 종래기술에서는 시간 tSAC이 시간 tCC의 궁극적인 한계로 작용하게 된다. 이러한 한계를 극복하기 위한 종래의 방법이 도시된 제2도를 살펴보면, 지금까지 가장 속도가 빠르다고 알려져 있는 램버스(RAMBUS) 디램에서는 이와 같은 시간 tSAC 한계를 극복하기 위해 출력버퍼용 tCLK(전술한 CLKDQ에 해당)을 외부클럭보다 약 1/4주기 빠르게 발생시킨다. 여기서, 램버스 디램에서는 고속동작을 위해 외부 클럭의 라이징 에지와 폴링(Falling) 에지를 다 인가받아 동작되어야 하고 클럭의 스큐(Skew)를 줄이기 위해서 전력소모가 많은 지연동기루프(Delay Locked Loop)를 사용해야 하는 단점이 있다.Referring to FIG. 1, the time tSAC outputs the time tA from the time the external clock CLK is applied until the output buffer clock CLKDQ is generated, and the time tB until the output buffer clock CLKDQ reaches the output buffer. It is given as the sum of delay time tC for buffer output operation. The delay of the time tB and tC is a physical value generated in the SiMOS process and serves as a limit value of tSAC. Therefore, in the prior art in which the output buffer clock CLKDQ is generated based on the rising edge of the external clock CLK, the time tSAC serves as an ultimate limit of the time tCC. Referring to FIG. 2, which shows a conventional method for overcoming these limitations, in the RAMBUS DRAM, which is known to be the fastest so far, the output buffer tCLK (CLKDQ described above) is used to overcome this time tSAC limitation. Generate about 1/4 cycle faster than external clock. Here, in Rambus DRAM, it must be operated by receiving both rising and falling edges of the external clock for high speed operation, and use a delay-locked loop that consumes a lot of power to reduce the skew of the clock. There is a disadvantage.

따라서, 본 발명의 목적은 전력소모와 관련된 회로설치에 따른 비용을 줄일 수 있는 출력버퍼용 내부클럭 생성방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for generating an internal clock for an output buffer that can reduce the cost of installing a circuit associated with power consumption.

본 발명의 다른 목적은 일반적인 회로를 사용하여 외부클럭보다 소정주기 빠른 내부클럭을 생성하는 방법을 제공함에 있다.Another object of the present invention is to provide a method of generating an internal clock which is a predetermined period faster than an external clock using a general circuit.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부클럭에 동기되어 동작하는 반도체 메모리 장치의 출력버퍼를 구동하기 위한 내부클럭의 생성방법에 있어서; 상기 외부클럭의 제1에지에 응답하여 제1소정폭을 가지는 제1펄스를 제1펄스발생기를 통하여 생성하는 과정과, 상기 제1펄스의 위상을 반전시키는 과정과, 상기 외부클럭보다 소정주기 빠른 내부클럭을 얻어 상기 반도체 메모리 장치의 응답속도를 빠르게 하기 위하여 상기 위상 반전된 제1펄스의 제2에지에 응답하여 제2소정폭을 가지는 제2펄스를 제2펄스발생기를 통하여 상기 출력버퍼 구동용 내부클럭으로서 생성하는 과정을 가짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of generating an internal clock for driving an output buffer of a semiconductor memory device operating in synchronization with an external clock; Generating a first pulse having a first predetermined width in response to a first edge of the external clock through a first pulse generator, inverting a phase of the first pulse, and performing a predetermined period faster than the external clock. In order to obtain an internal clock and to increase the response speed of the semiconductor memory device, a second pulse having a second predetermined width in response to the second edge of the phase inverted first pulse is used to drive the output buffer through a second pulse generator. It is characterized by having a process of generating as an internal clock.

이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, detailed descriptions of preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the figures represent the same numerals wherever possible.

제3도는 본 발명에 따른 출력버퍼 구동용 클럭을 생성하는 것을 보여주는 타이밍도이다.3 is a timing diagram showing generation of an output buffer driving clock according to the present invention.

먼저, 외부 클럭 CLK의 폴링 에지에 응답하여 펄스 NP를 발생시키고, 상기 펄스 NP를 반전시킨 신호 NPB의 라이징 에지에 응답하여 펄스 PP를 발생시키면 상기 외부 클럭 CLK보다 약 1/4주기 빠른 상기 출력버퍼 구동용 클럭 CLKDQ을 생성하여 출력버퍼를 인에이블시키는 것이 가능하다. 여기서 상기 CLKDQ가 인에이블되는 최초 시점은 첫번째 폴링 에지 펄스 발생기의 펄스폭에 의해 결정된다.First, when the pulse NP is generated in response to the falling edge of the external clock CLK, and the pulse PP is generated in response to the rising edge of the signal NPB inverting the pulse NP, the output buffer is about 1/4 cycle faster than the external clock CLK. It is possible to generate the driving clock CLKDQ to enable the output buffer. The initial time point at which the CLKDQ is enabled is determined by the pulse width of the first falling edge pulse generator.

제4도는 본 발명의 실시예에 따라 구성된 펄스발생기들의 구체 회로도이다. 제4도를 참조하여 구성을 살펴보면, 상기 외부 클럭 CLK의 폴링 에지에 응답하여 제1펄스를 발생시키고, 그 신호를 반전시켜 출력하는 펄스 발생기(106)와, 상기 펄스 발생기(106)의 라이징 에지에 응답하여 출력버퍼 구동용 클럭 CLKDQ을 제2펄스로서 출력하는 펄스 발생기(112)로 구성된다. 상기 펄스 발생기(106)는 인버어터들(101)~(104)과 노아게이트(105)로 구성되고, 상기 펄스 발생기(112)는 인버어터들(107)~(110)과 낸드게이트(111)로 구성된다. 상기 펄스발생기들 (106)와 (112)의 지연폭에 의해 상기 CLKDQ의 발생위치와 그 듀티(Duty) 사이클이 어느 정도 자유롭게 조절된다. 이와 같은 방법에 의해 램버스 디램처럼 지연동기루프를 사용하지 않고서도 외부 클럭 CLK보다 빠른 내부 클럭을 발생시켜 출력버퍼를 빠르게 구동하여 반도체 메모리 장치의 동작속도를 향상시킬 수 있다. 결국, 시간 tSAC를 줄일 수 있고 이에 의한 tCC 한계를 극복할 수 있게 된다.4 is a detailed circuit diagram of pulse generators constructed in accordance with an embodiment of the present invention. Referring to FIG. 4, a configuration of a pulse generator 106 for generating a first pulse in response to a falling edge of the external clock CLK, inverting the signal, and outputting the signal is outputted to the rising edge of the pulse generator 106. In response, the pulse generator 112 outputs the output buffer driving clock CLKDQ as a second pulse. The pulse generator 106 is composed of inverters 101 to 104 and a noah gate 105, and the pulse generator 112 is to inverters 107 to 110 and a NAND gate 111. It consists of. By the delay width of the pulse generators 106 and 112, the generation position of the CLKDQ and its duty cycle can be freely adjusted to some extent. In this way, an internal clock that is faster than the external clock CLK can be generated without using a delay synchronization loop like Rambus DRAM, so that the output buffer can be driven faster to improve the operation speed of the semiconductor memory device. As a result, it is possible to reduce the time tSAC and thereby overcome the tCC limit.

그러나, 본 발명을 사용하여 무조건 상기 tSAC를 줄이면 tOH를 보장할 수 없다. 특별히 외부 클럭의 tCL(Clock Low time interval)이 늘어나게 되면 tOH를 보장할 수 없고 극단적인 경우에는 상기 CL조차 만족시키지 못하고 한 클럭 이전에 데이타신호가 발생된다. 즉 본 발명에 의한 CLKDQ의 발생은 주어진 상기 CL하에 클럭의 주파수가 높고 tDELAY가 tSAC의 최대값보다 커서 동작 주파수 tCC에 한계로 작용하는 경우에만 적용되어야 한다. 클럭이 늦어지면 상기 펄스발생기(106)의 지연시간을 조정하여 CLKDQ 발생시점을 늦추어 tOH를 보장하거나, 종래의 방법에 의해서 CLKDQ를 발생시키면 된다.However, reducing the tSAC unconditionally using the present invention does not guarantee tOH. In particular, when the clock low time interval (tCL) of the external clock is increased, tOH cannot be guaranteed and in extreme cases, even the CL cannot be satisfied and a data signal is generated before one clock. That is, the generation of CLKDQ according to the present invention should be applied only when the frequency of the clock under the given CL is high and tDELAY is greater than the maximum value of tSAC, thus limiting the operating frequency tCC. If the clock is delayed, the delay time of the pulse generator 106 is adjusted to delay the time of CLKDQ generation, thereby ensuring tOH, or generating CLKDQ by a conventional method.

아울러 상기 펄스발생기(106)에 의한 지연시간은 상기 CL이나 주파수에 따라 조절될 수 있다. 이러한 개념은 제5도 및 제6도에 도시되어 있다.In addition, the delay time by the pulse generator 106 may be adjusted according to the CL or frequency. This concept is illustrated in FIGS. 5 and 6.

제5도는 본 발명에 따라 지연시간을 조절하기 위한 회로 블럭도이다.5 is a circuit block diagram for adjusting a delay time according to the present invention.

제5도를 참조하면, 외부 클럭 CLK에 응답하여 서로 다른 지연폭을 가지는 지연회로들(113)~(115)과, 상기 지연회로들(113)~(115)의 출력신호들중 하나를 CLi(i=1~3)에 응답하여 선택하는 먹스(116)로 구성되어 있다.Referring to FIG. 5, one of delay circuits 113 to 115 having different delay widths in response to an external clock CLK, and one of output signals of the delay circuits 113 to 115 is selected from CLi. The mux 116 is selected in response to (i = 1 to 3).

제6도는 제5도에 대한 다른 실시예를 보여주는 회로 블록도이다.FIG. 6 is a circuit block diagram showing another embodiment of FIG.

제6도를 참조하면, 주파수 감지기(117)를 통해 출력되는 기준 주파수(tCCrefi, I=1~3)보다 큰지 작은지에 따라 결정되는 주파수 영역에 의해 지연회로들(113)~(115)중 하나가 지연요소로 결정되어 진다. 이러한 지연요소의 결정은 주파수신호 freq1~3에 응답하여 상기 지연회로들(113)~(115)중 하나를 선택하는 먹스(118)에 의해 이루어 진다.Referring to FIG. 6, one of the delay circuits 113 to 115 is determined by a frequency domain determined according to whether the reference frequency tCCrefi, I = 1 to 3, which is output through the frequency detector 117 is larger or smaller. Is determined as the delay factor. The determination of this delay element is made by the mux 118 which selects one of the delay circuits 113 to 115 in response to the frequency signals freq1 to 3.

상기한 바와 같이 본 발명에 따르면, 전력소모와 비용을 줄일 수 있는 이점을 가진다. 또한 본 발명은 일반적인 회로를 사용하여 외부클럭보다 소정주기 빠르게 할 수 있는 이점을 가진다.As described above, according to the present invention, power consumption and cost can be reduced. In addition, the present invention has the advantage that a predetermined cycle faster than the external clock using a general circuit.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above has been limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.

Claims (2)

외부클럭에 동기되어 동작하는 반도체 메모리 장치의 출력버퍼를 구동하기 위한 내부클럭의 생성방법에 있어서: 상기 외부클럭의 제1에지에 응답하여 제1소정폭을 가지는 제1펄스를 제1펄스발생기를 통하여 생성하는 과정과, 상기 제1펄스의 위상을 반전시키는 과정과, 상기 외부클럭보다 소정주기 빠른 내부클럭을 얻어 상기 반도체 메모리 장치의 응답속도를 빠르게 하기 위하여, 상기 위상 반전된 제1펄스의 제2에지에 응답하여 제2소정폭을 가지는 제2펄스를 제2펄스발생기를 통하여 상기 출력버퍼 구동용 내부클럭으로서 생성하는 과정을 가짐을 특징으로 하는 방법.A method of generating an internal clock for driving an output buffer of a semiconductor memory device operating in synchronization with an external clock, the method comprising: generating a first pulse having a first predetermined width in response to a first edge of the external clock; Generating the first phase pulse, inverting the phase of the first pulse, and obtaining an internal clock faster than the external clock by a predetermined period so as to increase the response speed of the semiconductor memory device. And generating a second pulse having a second predetermined width in response to two edges as an internal clock for driving the output buffer through a second pulse generator. 제1항에 있어서, 상기 제1소정폭은 동작주파수에 따라 결정됨을 특징으로 하는 방법.The method of claim 1, wherein the first predetermined width is determined according to an operating frequency.