KR100200697B1 - Semiconductor device with guard ring and method of forming contact using guarding ring - Google Patents
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Abstract
본 발명은 반도체장치 및 이를 이용한 콘택 형성방법에 관해 개시되어 있다.The present invention relates to a semiconductor device and a method for forming a contact using the same.
반도체기판과 접촉되는 비트라인을 구비하고 그 위에 상기 비트라인 노출되는 비트라인 콘택을 포함하는 절연막을 구비하는 반도체 장치에 있어서, 상기 절연막 상에 상기 비트라인 콘택이 형성되는 영역을 한정하는 가드링이 구비되어 있다.A semiconductor device having a bit line in contact with a semiconductor substrate and having an insulating film including a bit line contact exposed on the bit line, wherein the guard ring defines a region where the bit line contact is formed on the insulating film. It is provided.
본 발명에 의하면, 비트라인에 콘택을 형성할 영역주변에 가드링을 형성함으로써, 종래에 비해 훨씬 증가된 콘택마진을 확보할 수 있다. 이것은 콘택형성을 쉽게하고, 반도체장치의 소자밀도를 보다 높게 형성할 수 있다.According to the present invention, by forming a guard ring around a region where a contact is to be formed in the bit line, a much higher contact margin can be ensured than in the related art. This facilitates contact formation and can form a higher device density of the semiconductor device.
Description
제1도는 종래 기술에 의해 비트라인에 콘택을 형성하는 일예를 나타낸 도면이다.1 is a diagram illustrating an example of forming a contact in a bit line according to the related art.
제2도 내지 제11도는 종래 기술에 의한 반도체장치의 콘택 형성방법을 단계별로 나타낸 도면들이다.2 to 11 are diagrams showing step by step methods of forming a contact of a semiconductor device according to the prior art.
제12도는 본 발명에 의한 비트라인콘택의 일예를 나타낸 도면이다.12 is a diagram illustrating an example of a bit line contact according to the present invention.
제13도는 본 발명에 의한 셀 영역의 반도체장치의 단면도이다.13 is a cross-sectional view of a semiconductor device in a cell region according to the present invention.
제14도 내지 제16도는 본 발명에 의한 반도체장치 및 이를 이용한 콘택형성방법을 단계별로 나타낸 도면들이다.14 to 16 illustrate a semiconductor device and a method for forming a contact using the same according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
46 : 반도체기판 44 : 비트라인 콘택46: semiconductor substrate 44: bit line contact
54 : 비트라인 64a : 가드링54: bit line 64a: guard ring
본 발명은 반도체장치 및 이를 이용한 콘택 형성방법에 관한 것으로써, 특히 정렬마진을 증가시키는 가드링을 구비하는 반도체장치 및 이를 이용한 콘택 형성방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming a contact using the same, and more particularly, to a semiconductor device having a guard ring for increasing alignment margin and a method for forming a contact using the same.
반도체장치의 형성공정에서 콘택을 각 소자와 소자들을 이어주는 중요한 다리 역할을 한다. 그러므로 이러한 콘택형성공정을 소홀이 할 경우 소자간의 접속불량이나, 소자내에서도 하부구성요소와 상부구성요소(예컨데, 트랜지스터 상에 커패시터를 형성할 경우)간의 전기적인 단절이 발생하게 되고, 결국 그 반도체장치는 장치로써는 사장되어 버리게 된다.In the process of forming a semiconductor device, the contact serves as an important bridge connecting the elements and the elements. Therefore, when the contact forming process is neglected, poor connection between the devices or electrical disconnection between the lower and upper components (for example, when a capacitor is formed on the transistor) occurs in the device. Will die as a device.
반도체 제조공정에서 콘택을 형성하는 경우는 활성영역이나 게이트폴리상에 그리고 비트라인상이나 플레이트 폴리상에 형성한다. 이때, 반도체 제고공정을 단순화하기 위해 이와 같은 콘택을 한번의 시진식각공정으로 진행한다. 따라서 정렬마아진이 높을 수록 콘택을 안전하게 형성할 수 있다. 정렬마아진이 낮을 수록 이와 같은 콘택형성공정에서 인접한 소자구성요소들과 접속될 가능성이 증가한다. 예를 들어, 비트라인 상에 콘택을 형성하는데, 정렬마진이 낮을 경우, 비트라인 아래에 형성되어 있는 게이트폴리 및 활성영역과의 전기적인 숏(short)을 유발하여 결국 소자가 사장된다.In the semiconductor manufacturing process, the contact is formed on the active region or the gate poly and on the bit line or plate poly. At this time, in order to simplify the semiconductor manufacturing process, such a contact is performed in one start etching process. Therefore, the higher the alignment margin, the safer the contact can be formed. The lower the alignment margin, the greater the likelihood of contact with adjacent device components in this contact forming process. For example, when a contact is formed on the bit line, a low alignment margin causes an electrical short between the gate poly and the active region formed below the bit line, resulting in a device dead.
상술한 콘택과 관련하여 종래 기술에 의한 반도체장치 및 이를 이용한 콘택 형성방법을 첨부된 도면과 함께 기술한다.A semiconductor device and a method for forming a contact using the same according to the related art will be described with reference to the accompanying drawings.
먼저, 제1도에서 비트라인(10) 상에 콘택을 형성하는 일예를 도시한다. 이 도면에서 참조부호 b는 콘택홀(12)의 형성폭을 나타내고, 참조부호 a는 콘택을 형성하는데 있어서의 마아진폭을 나타낸다. 본 도면을 참조할 때, 전체 비트라인 폭(A)에 대하여 콘텍 사이즈를 b만큼 진행했을 때, a만큼의 정렬오차 마아진을 가진다. 이와 같은 콘택 마아진이 제한되는 콘택 형성방법을 첨부된 도면을 참조하여 계속 설명한다.First, FIG. 1 illustrates an example of forming a contact on the bit line 10. In this figure, reference numeral b denotes the formation width of the contact hole 12, and reference numeral a denotes the ear amplitude in forming the contact. Referring to this figure, when the contact size is advanced by b with respect to the entire bit line width A, the alignment error margin is equal to a. A method for forming a contact in which such contact margin is limited will be described with reference to the accompanying drawings.
제2도 내지 제11도는 종래 기술에 의한 반도체장치 및 이를 이용한 콘택 형성방법을 단계별로 나타낸 도면들이다.2 to 11 are diagrams showing step by step of a semiconductor device and a method of forming a contact using the same according to the prior art.
제2도는 반도체기판(14) 전면에 질화막(16)을 형성하는 단계를 나타낸다. 질화막(Si3N4:16)은 활성영역과 필드영역을 구분한다. 즉, 필드영역에서는 제거된다.2 shows forming the nitride film 16 over the entire surface of the semiconductor substrate 14. The nitride film (Si3N4: 16) distinguishes the active region from the field region. That is, it is removed from the field area.
제3도는 활성영역 좌, 우의 반도체기판에 불순영역을 형성하는 단계이다. 구체적으로, 활성영역을 형성할 영역을 한정하는 포토레지스트 패턴(20)을 이용하여 반도체기판(14) 전면에 형성된 질화막(제1도의 16)을 패터닝한다. 이결과 반도체기판(14) 전면에 덮은 질화막(제1도의 16)은 활성영역을 한정하는 형태의 질화막 패턴(16a)이 형성된다. 질화막이 제거된 부분은 필드영역이며, 차후 필드산화막이 형성된다.3 is a step of forming an impurity region in the semiconductor substrates to the left and right of the active region. Specifically, the nitride film (16 in FIG. 1) formed on the entire surface of the semiconductor substrate 14 is patterned using the photoresist pattern 20 defining a region in which the active region is to be formed. As a result, the nitride film (16 in FIG. 1) covered on the entire surface of the semiconductor substrate 14 is formed with a nitride film pattern 16a having a shape defining an active region. The portion where the nitride film is removed is a field region, and a field oxide film is formed later.
계속해서 반도체기판(14)의 전면에 기판과 동일한 도전성불순물을 이온주입한다. 계속해서 어닐링하면, 필드영역에 해당하는 부분에 부순물영역(18)이 형성된다. 이 불순물영역(18)은 소자간의 전기적 접촉을 방지하는 채널스톱 불순물영역이다. 이후 포토레지스트 패턴(20)을 제거한다.Subsequently, ion implantation is performed on the front surface of the semiconductor substrate 14 with the same conductive impurity as the substrate. Subsequently, the annealing region 18 is formed in the portion corresponding to the field region. The impurity region 18 is a channel stop impurity region for preventing electrical contact between the elements. Thereafter, the photoresist pattern 20 is removed.
제4도는 필드산화막(22)을 형성하는 단계를 나타낸다. 구체적으로, 제3도의 결과물 전면을 산화시키면, 질화막 패턴(16a)의 마스킹으로 인해 활성영역은 보호된다. 그러나, 질화막 패턴(16a)이 제거된 필드영역은 산화을 받아서4 shows a step of forming the field oxide film 22. Specifically, when the entire surface of the resultant product of FIG. 3 is oxidized, the active region is protected due to the masking of the nitride film pattern 16a. However, the field region from which the nitride film pattern 16a is removed is oxidized
두꺼운 필드산화막(24)이 반도체기판면을 중심으로 형성된다. 이때, 질화막 패턴(16a)으로 보호된 활성영역도 가장자리 부분에서 버즈비크(bird's beak)가 형성되는 만큼 활성영역을 읽어버리게 된다. 이후, 질화막 패턴(16a)를 제거한다.A thick field oxide film 24 is formed around the semiconductor substrate surface. At this time, the active region protected by the nitride film pattern 16a also reads the active region as much as bird's beak is formed at the edge portion. Thereafter, the nitride film pattern 16a is removed.
제5도는 소오스-드레인 창(windows)를 형성하는 단계를 나타낸다. 구체적으로, 제4도에서 질화막패턴(16a)이 제거되고, 트랜지스터의 게이트전극(도시하지 않음)이 형성된다. 그리고 결과물 전면에 반도체기판(14)과 반대되는 도전성불순물을 농도를 채널스톱영역불순물(18)보다 높게 이온주입한다. 이 결과 활성영역에 해당하는 반도체기판(14)의 계면에서 일정깊이로 불순물층(24)이 형성되는데, 이것은 소오스 및 드레인 영역을 형성하는 소오스-드레인 창(windows)이다. 이 소오스-드레인 창(14)의 폭(W)은 곧 활성영역의 폭이다. 이폭(W)은 최적화된 폭이다.5 illustrates forming a source-drain window. Specifically, in FIG. 4, the nitride film pattern 16a is removed, and a gate electrode (not shown) of the transistor is formed. The ion implantation of the conductive impurity opposite to the semiconductor substrate 14 is made higher than that of the channel stop region impurity 18. As a result, an impurity layer 24 is formed at a predetermined depth at the interface of the semiconductor substrate 14 corresponding to the active region, which is a source-drain window forming source and drain regions. The width W of this source-drain window 14 is the width of the active region. This width W is the optimized width.
제6도는 제1 및 제2 절연막(28,30)을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 제5도의 결과물에서 활성영역의 표면에 얇은 게이트 산화막(26)을 성장시킨다. 이어서 필드산화막(22)과 게이트 산화막(26)을 포함하는 결과물전면에 제1 및 제2 절연막(28,30)을 순차적으로 형성한다. 제1 절연막(28)은 BPSG(BorophosphoSilicateGlass)막 또는 PSG(PhosphoSilicateGlass)막 중 선택된 어느 한 막으로 형성한다. 또한 제2 절연막(30)은 도핑되지 않은 산화막(예컨대, 실리콘산화막)으로 형성한다.6 illustrates a step of sequentially forming the first and second insulating layers 28 and 30. Specifically, in the result of FIG. 5, a thin gate oxide film 26 is grown on the surface of the active region. Subsequently, first and second insulating layers 28 and 30 are sequentially formed on the entire surface of the resultant material including the field oxide layer 22 and the gate oxide layer 26. The first insulating film 28 is formed of any one selected from a BPSG (Borophospho Silicate Glass) film or a PSG (PhosphoSilicate Glass) film. In addition, the second insulating film 30 is formed of an undoped oxide film (eg, a silicon oxide film).
제7도는 필드영역 일부와 활성영역 일부는 노출시키는 단계를 나타낸다. 구체적으로, 제6도의 결과물 전면에 포토레지스트(도시하지 않음)을 도포한 다음, 콘택을 형성한 영역을 한정하는 포토레지스트 패턴을 형성한다. 이때, 한정되는 영역을 활성영역의 폭(W)보다 작게 형성하는 것은 불가능하다. 충분한 정렬마진을 확보하기 위해서는 한정되는 영역에서 활성영역과 필드영역 각 일부가 포함될 수 밖에 없다. 활성 및 필드영역 일부를 한정하는 포토레지스트 패턴을 마스크로 하여 결과물 전면을 이방성식각하여 활성영역과 필드영역의 일부를 노출시킨다. 그리고 포토레지스트 패턴을 제거한다. 노출된 각 영역의 반도체기판은 서로 반대되는 종의 불순물로 형성되고 있으므로, 그 경계에서는 공핍영역이 존재한다. 따라서 이와 같은 기판상에 콘택을 형성할 경우, 기판과 숏을 일으키게 된다. 따라서 이와 같은 형상을 방지하기 위하여 다음과 같은 공정이 계속 진행된다.7 shows exposing part of the field region and part of the active region. Specifically, a photoresist (not shown) is applied to the entire surface of the resultant of FIG. 6, and then a photoresist pattern defining a region where a contact is formed is formed. At this time, it is impossible to form a limited area smaller than the width W of the active area. In order to ensure sufficient alignment margin, each part of the active area and the field area must be included in the limited area. The photoresist pattern defining a portion of the active and field regions is masked to anisotropically etch the entire surface of the resultant to expose portions of the active and field regions. And the photoresist pattern is removed. Since the semiconductor substrate of each exposed region is formed of impurities of opposite types to each other, a depletion region exists at the boundary. Therefore, when a contact is formed on such a substrate, a shot is generated with the substrate. Therefore, the following process continues to prevent such a shape.
제8도는 제3 절연막(22)을 형성하는 단계를 나타낸다. 이 같은 결과는 제7도의 결과물 전면에 얇은 화학기상증착(Chemical Vapor Deposition:이하, CVD라 한다)법으로 산화막을 형성하여 제3 절연막(22)을 형성한다.8 shows a step of forming the third insulating film 22. This result is obtained by forming an oxide film on the entire surface of the resultant product of FIG. 7 by a thin chemical vapor deposition (hereinafter referred to as CVD) method to form the third insulating film 22.
제9도는 콘택홀의 스페이서(32a)를 형성하는 단계를 나타낸다. 구체적으로, 제8도의 결과물 전면을 이방성식각하면, 제3 절연막(32)중 거의 수평부분에 형성된 것은 식각을 받아 완전히 제거되고 콘택홀(31)의 내벽에 형성된 부분은 부분식각되어 측벽 스페이서(32a)를 형성한다.9 shows forming the spacer 32a of the contact hole. Specifically, when the entire surface of the resultant product of FIG. 8 is anisotropically etched, an almost formed horizontal portion of the third insulating film 32 is etched and completely removed, and a portion formed on the inner wall of the contact hole 31 is partially etched to form sidewall spacers 32a. ).
제10도는 제4 절연막(34)을 형성하는 단계는 나타낸다. 구체적으로, 콘택홀(31)의 측벽에는 스페이서가 형성되고, 콘택홀(31)의 주변의 구조물 전면에는 제2 절연막 패턴(30a)으로 보호되는 결과물전면에 제4 절연막(34)을 균일한 두께로 형성한다. 이 제4 절연막(34)은 도핑되지 않은 폴리실리콘막 또는 아몰퍼스 실리콘막으로 형성된다. 제4 절연막(34)은 전이층(transfer layer)이다.10 shows a step of forming the fourth insulating film 34. Specifically, a spacer is formed on the sidewall of the contact hole 31, and the fourth insulating film 34 is uniformly formed on the entire surface of the structure that is protected by the second insulating film pattern 30a on the front surface of the structure around the contact hole 31. To form. This fourth insulating film 34 is formed of an undoped polysilicon film or an amorphous silicon film. The fourth insulating film 34 is a transfer layer.
제11도는 제4 절연막(34) 상에 도전층(36)을 형성하는 단계를 나타낸다. 구체적으로, 제4 절연막(34) 상에 도전층(36)을 형성하는데, 이때, 형성되는 도전층을 콘택홀(31)을 완전히 채우지 못하고 불완전한 측벽 커버리지를 형성한다. 즉, 콘택홀(31)의 내벽에는 형성되지 못한다.11 shows forming the conductive layer 36 on the fourth insulating film 34. Specifically, the conductive layer 36 is formed on the fourth insulating layer 34. In this case, incomplete sidewall coverage is not formed in the conductive layer to be completely filled with the contact hole 31. That is, it is not formed on the inner wall of the contact hole 31.
이런 상황에서는 도전층(36)과 반도체기판 간에 콘택을 형성할 수가 없다. 그러나 이와 같은 도전층(36)의 형성과정에서 소오스-드레인 영역을 형성하는 고 농도의 불순물층(24)의 불순물이 외부확산된다. 이 결과 콘택홀(31)내의 일부 노출된 반도체기판의 인접한 낮은, 기판과 동종의 불순물층(18)영역은 고 농도와 같은 불순물층(24)로 바뀐다. 또한, 외부확산되는 불순물은 전이층(34)으로 전이되어 전이층(34)의 일부분(38)이 도핑되어 도전성을 갖게 된다. 전이층(34)중 도전성을 갖는 부분에 의해 도전층(36)은 반도체기판의 소오스-드레인 불순물층(24)과 접속된다.In this situation, a contact cannot be formed between the conductive layer 36 and the semiconductor substrate. However, during the formation of the conductive layer 36, impurities of the high concentration impurity layer 24 forming the source-drain region are externally diffused. As a result, the region of the adjacent low, substrate-like impurity layer 18 of the partially exposed semiconductor substrate in the contact hole 31 is changed to an impurity layer 24 such as a high concentration. In addition, the externally diffused impurities are transferred to the transition layer 34 so that a portion 38 of the transition layer 34 is doped to become conductive. The conductive layer 36 is connected to the source-drain impurity layer 24 of the semiconductor substrate by the conductive portion of the transition layer 34.
이와 같이 종래 기술에 의한 콘택형성은 충분한 콘택마아진을 확보하지 못하고 불순물 농도를 달리하는 부분에 콘택을 형성한 다음, 저농도영역의 불순물영역을 고농노 영역화하고 또한 고 농도영역의 불순물을 외부확산을 통해 도핑시키는 방법으로 콘택을 형성한다. 이와 같은 방법은 도전층을 이용하여 한번에 콘택을 형성하지 못하므로 추가의 공정을 요한다. 따라서 공정의 복잡성을 초래한다.As described above, contact formation according to the prior art does not secure sufficient contact margin, but forms a contact in a portion having a different impurity concentration, and then, the impurity region in the low concentration region is highly concentrated and the impurities are concentrated in the high concentration region. The contact is formed by doping through. This method does not form a contact at one time using the conductive layer and therefore requires additional processing. This results in complexity of the process.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로써, 정렬마아진을 증가시키는 가드링을 구비하는 반도체장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor device having a guard ring for increasing alignment margin, which is to solve the problems of the prior art.
본 발명의 다른 목적은 상기 반도체장치에 의한 콘택 형성방법을 제공함에 있다.Another object of the present invention is to provide a method for forming a contact by the semiconductor device.
상기 목적을 달성하기 위하여, 본 발명에 의한 가드링을 구비하는 반도체 장치는 반도체기판과 접촉되는 비트라인을 구비하고 그 위에 상기 비트라인이 노출되는 비트라인 콘택을 포함하는 절연막을 구비하는 반도체 장치에 있어서,In order to achieve the above object, a semiconductor device having a guard ring according to the present invention includes a bit line in contact with a semiconductor substrate and an insulating film including a bit line contact on which the bit line is exposed. In
상기 절연막 상에 상기 비트라인 콘택이 형성되는 영역을 한정하는 가드링이 구비되어 있는 것을 특징으로 한다.A guard ring defining a region where the bit line contact is formed on the insulating layer is provided.
상기 가드링은 셀 영역에 형성된 커패시터를 구비하는 한 요소인 플레이트 노드로 구성된다. 상기 플레이트 노드는 그 아래의 유전체막을 구성하는 물질에 따라 다르게 구성된다. 상기 도전층은 본 발명의 경우 비트라인이다.The guard ring consists of a plate node, which is an element with a capacitor formed in the cell region. The plate node is configured differently depending on the material forming the dielectric film thereunder. The conductive layer is a bit line in the present invention.
상기 다른 목적을 달성하기 위하여, 본 발명은 다음가 같이 진행되는 콘택형성방법을 제공한다.In order to achieve the above another object, the present invention provides a contact forming method that proceeds as follows.
즉, (a)반도체 기판에 활성영역을 한정하는 필드 산화막을 형성한다. (b) 상기 반도체 기판 상에 제1 절연막을 형성한다. (c) 상기 제1 절연막 상에 상기 반도체 기판과 접촉되는 비트라인을 형성한다. (d) 상기 제1 절연막 상에 상기 비트라인을 덮는 제2 절연막을 형성한다. (e) 상기 제2 절연막 상에 가드링을 형성하여 상기 비트라인 콘택 형성영역을 한정한다. (f) 상기 제2 절연막 상에 상기 가드링을 덮는 제4 절연막을 형성한다. (g) 상기 제4 절연막을 패터닝하여 상기 가드링에 의해 한정된 영역에 비트라인 콘택을 형성한다. (h) 상기 제4 절연막 상에 상기 비트라인 콘택을 채우는 도전층을 형성한다.That is, (a) a field oxide film defining an active region is formed on a semiconductor substrate. (b) A first insulating film is formed on the semiconductor substrate. (c) forming a bit line in contact with the semiconductor substrate on the first insulating film; (d) A second insulating film is formed on the first insulating film to cover the bit line. (e) A guard ring is formed on the second insulating layer to define the bit line contact forming region. (f) A fourth insulating film is formed on the second insulating film to cover the guard ring. (g) The fourth insulating film is patterned to form bit line contacts in the region defined by the guard ring. (h) A conductive layer filling the bit line contact is formed on the fourth insulating film.
이 과정에서, 상기 가드링과 상기 제2 절연막 사이에 상기 가드링과 동형으로 제3 절연막을 더 형성한다.In this process, a third insulating film is further formed between the guard ring and the second insulating film in the same manner as the guard ring.
상기 가드링은 셀을 구성하는 한 요소인 커패시터의 유전체막 상에 형성되는 상부 플레이트 노드를 사용한다. 상기 플레이트 노드는 상기 유전체막을 형성하는 물질에 따라 다르게 형성한다. 상기 도전층으로는 비트라인을 사용한다.The guard ring uses an upper plate node formed on the dielectric film of the capacitor, which is one element constituting the cell. The plate node is formed differently depending on the material forming the dielectric film. A bit line is used as the conductive layer.
본 발명에 의한 가드링을 사용할 경우 콘택을 형성하는데 있어서, 정렬오차에 대한 마아진을 증가시킬 수 있다. 따라서 콘택을 형성하기가 쉽고 반도체장치의 고집적화를 이룰 수 있다.When using the guard ring according to the present invention, it is possible to increase the margin for alignment error in forming a contact. Therefore, it is easy to form a contact and high integration of a semiconductor device can be attained.
이하, 본 발명에 의한 반도체장치 및 이를 이용한 콘택 형성방법을 첨부된 도면과 함께 상세하게 설명한다.Hereinafter, a semiconductor device and a method for forming a contact using the same according to the present invention will be described in detail with the accompanying drawings.
먼저, 가드링을 구비하는 반도체장치부터 설명한다. 제12도는 본 발명에 의해 형성된 비트라인의 콘택을 형성할 영역에 가드링을 구비한 도면이다. 본 도면을 참조하면, 가드링(64a)을 구비함으로써, 비트라인(54)에 콘택(44)을 형성할 경우 종래와는 달리 정렬마아진 폭(a+x)이 x반큼 넓다. 이때, 상기 콘택(44)의 형성폭은 b이다. 참조부호 d는 상기 가드링(64a)의 상기 콘택(44)을 한정하는 폭인데, 이 폭(d)에 의해 상기 정렬마아진 폭(a+x)이 달라진다. 즉, 상기 콘택을 한정하는 가드링 폭(d)을 좁게 할 경우 마아진 폭은 넓어진다.First, a semiconductor device including a guard ring will be described. FIG. 12 is a view showing a guard ring in a region where a contact of a bit line formed by the present invention is to be formed. Referring to the figure, by providing the guard ring 64a, when the contact 44 is formed in the bit line 54, the alignment margin width (a + x) is as wide as x, unlike in the prior art. At this time, the formation width of the contact 44 is b. Reference numeral d is a width defining the contact 44 of the guard ring 64a. The width d of the alignment margin width a + x varies. In other words, when the guard ring width d defining the contact is narrowed, the margin width becomes wider.
제13도를 참조하여 가드링을 구비하는 반도체장치의 셀 영역을 설명한다. 도시된 반도체장치의 셀 영역은 일반적인 방법으로 형성된 구성요소들로 이루어져 있다. 즉, 반도체기판(46)과 활성영역을 한정하는 필드산화막(48), 상기 활성영역상에 형성된 패드층인 제1 도전층(50) 상기 제1 도전층(50)의 일부와 상기 필드 산화막(48)을 포함하도록 형성된 제1 절연막(52), 상기 제1 절연막(52) 상에 형성되고 비트라인(54)을 포함하고 있는 제2 절연막(56), 상기 제1 도전층(50)에 형성된 콘택홀(58)을 채우고 상기 제2 절연막(56) 상에 형성된 제2 도전층으로 형성된 스토리지 노드(60), 상기 스토리지 노드(60)와, 상기 제2 절연막(56)의 전면에 순차적으로 형성된 제3 절연막(62), 제3 도전층(64) 및 제4 절연막(66)을 구비한다.A cell region of a semiconductor device having a guard ring will be described with reference to FIG. The cell region of the illustrated semiconductor device is composed of components formed in a general manner. That is, the field oxide film 48 defining the semiconductor substrate 46 and the active region, the first conductive layer 50 which is a pad layer formed on the active region, a part of the first conductive layer 50 and the field oxide film ( A first insulating film 52 formed to include 48, a second insulating film 56 formed on the first insulating film 52 and including a bit line 54, and formed on the first conductive layer 50. The storage node 60, the storage node 60, and the second insulating layer 56 that are formed of the second conductive layer that fills the contact hole 58 and are formed on the second insulating layer 56, are sequentially formed. The third insulating film 62, the third conductive layer 64, and the fourth insulating film 66 are provided.
상기 제1 및 제2 절연막(52, 56)은 산화막으로 구성한다. 또한 제3 절연막(62)은 커패시터의 유전체막으로써, ONO(Oxide Nitride Oxide)막 또는 오산화 이탄탈륨(Ta205)으로 구성한다. 상기 제3 도전층(64)은 플레이트 노드이다. 상기 플레이트 노드(64)는 도핑된 폴리 실리콘막이나 금속막으로 구성할 수 있는데, 상기 제3 절연막(62)이 어떤 물질로 구성되느냐에 따라 다르게 구성할 수 있다. 예를 들어, 상기 제3 절연막(62)을 ONO막으로 구성할 경우, 상기 플레이트 노드(64)는 도핑된 폴리실리콘막으로 구성한다. 그리고 상기 제3 절연막(62)을 Ta205막으로 구성할 경우, 상기 플레이트 노드(64)는 상기 도핑된 폴리실리콘막 뿐만 아니라 금속막으로 구성할 수도 있다.The first and second insulating films 52 and 56 are formed of oxide films. The third insulating film 62 is a dielectric film of a capacitor and is composed of an ONO (Oxide Nitride Oxide) film or a tantalum pentoxide (Ta205). The third conductive layer 64 is a plate node. The plate node 64 may be formed of a doped polysilicon layer or a metal layer. The plate node 64 may be configured differently depending on the material of the third insulating layer 62. For example, when the third insulating layer 62 is formed of an ONO film, the plate node 64 is formed of a doped polysilicon film. When the third insulating layer 62 is formed of a Ta205 film, the plate node 64 may be formed of a metal film as well as the doped polysilicon film.
계속해서 제16도를 참조하면, 상기 반도체기판(46) 상에 형성된 활성영역을 한정하는 필드산화막(48)이 형성되어 있다. 상기 반도체 기판(46) 전면에 제1 절연막(52)이 형성되어 있다. 상기 제1 절연막(52)상에 비트라인(54)이 형성되어 있다. 상기 제1 절연막(52) 상에 상기 비트라인(54)을 덮는 제2 절연막(56)이 형성되어 있다. 상기 제2 절연막(56) 상에 상기 비트라인(54)을 덮는 제3 절연막(62) 및 가드링(64a)이 형성되어 있다. 상기 가드링(64a), 제3 절연막(62) 및 제2 절연막(56)에 상기 비트라인(54)이 노출되는 비트라인 콘택(44)이 형성되어 있다. 상기 제2 절연막(56) 상에 상기 가드링(64a)의 가장자리를 덮는 제4 절연막(66)이 형성되어 있다. 상기 제4 절연막(66) 상에 상기 가드링(64a)의 노출된 부분과 접촉되고 상기 비트라인 콘택(44)을 채우는 제4 도전층(68)이 형성되어 있다. 상기 가드링(64a)은 상기 제3 절연막(62)을 구성하는 물질에 따라 다르게 구성된다.Referring to FIG. 16, a field oxide film 48 defining an active region formed on the semiconductor substrate 46 is formed. The first insulating layer 52 is formed on the entire surface of the semiconductor substrate 46. The bit line 54 is formed on the first insulating layer 52. A second insulating film 56 covering the bit line 54 is formed on the first insulating film 52. A third insulating layer 62 and a guard ring 64a are formed on the second insulating layer 56 to cover the bit line 54. The bit line contact 44 through which the bit line 54 is exposed is formed in the guard ring 64a, the third insulating layer 62, and the second insulating layer 56. A fourth insulating layer 66 is formed on the second insulating layer 56 to cover the edge of the guard ring 64a. A fourth conductive layer 68 is formed on the fourth insulating layer 66 to contact the exposed portion of the guard ring 64a and fill the bit line contact 44. The guard ring 64a may be configured differently depending on the material of the third insulating layer 62.
다음은 상기 기술한 바와 같은 구성을 갖는 반도체장치를 이용하는 콘택 형성방법을 기술한다. 이를 위해 제14도 내지 제16도를 참조한다. 또한 제13도를 참조한다.The following describes a contact forming method using a semiconductor device having the configuration as described above. See FIG. 14 to FIG. 16 for this purpose. See also FIG. 13.
제14도 내지 제16도는 본 발명에 의한 반도체장치 및 이를 이용한 콘택 형성방법을 단계별로 나타낸 도면들이다.14 to 16 illustrate a semiconductor device and a method for forming a contact using the same according to an embodiment of the present invention.
제14도는 비트라인을 포함하는 제2 절연막(56)을 형성하는 단계를 나타낸다. 구체적을 N형이나 P형 웰이 형성된 반도체기판(46) 상에 활성영역을 한정하는 일정간격 이격된 필드산화막(48)을 형성한다. 상기 반도체기판(46) 전면에 제1 절연막(52)을 형성한다. 본 도면에는 도시하지 않았지만, 상기 제1 절연막(52)을 형성하기 전에 셀 영역에서는 트랜지스터가 형성되고 제1 도전층(제13도의 50)이 일반적으로 방법으로 형성된다. 따라서, 상기 제1 절연막(52)는 층간절연막의 역할을 한다. 계속해서 상기 제1 절연막(52) 전면에 상기 반도체 기판(46)과 접촉되는 비트라인(54)을 형성한다. 상기 제1 절연막(52) 상에 상기 비트라인(54)을 덮는 제2 절연막을 형성한다. 상기 제1 및 제2 절연막(52, 56)은 산화막으로 형성한다. 계속해서 상기 셀 영역에서는 제13도의 참조번호 58의 콘택홀이 형성되고, 이와 같은 콘택홀(58)을 채우는 제2 도전층(60)이 형성된다. 상기 제2 도전층(60)은 스토리지 노드가 된다.FIG. 14 illustrates forming a second insulating film 56 including bit lines. Specifically, on the semiconductor substrate 46 having the N-type or P-type well, a field oxide film 48 spaced apart from each other to define an active region is formed. The first insulating layer 52 is formed on the entire surface of the semiconductor substrate 46. Although not shown in the figure, before forming the first insulating film 52, a transistor is formed in the cell region and a first conductive layer (50 in FIG. 13) is generally formed by the method. Thus, the first insulating film 52 serves as an interlayer insulating film. Subsequently, a bit line 54 in contact with the semiconductor substrate 46 is formed on the entire surface of the first insulating layer 52. A second insulating layer covering the bit line 54 is formed on the first insulating layer 52. The first and second insulating films 52 and 56 are formed of an oxide film. Subsequently, a contact hole of reference numeral 58 in FIG. 13 is formed in the cell region, and a second conductive layer 60 filling the contact hole 58 is formed. The second conductive layer 60 becomes a storage node.
제15도는 가드링(64a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 절연막(56) 전면에 제3 절연막(미도시) 및 제3 도전층(미도시)을 순차적으로 형성한다. 상기 제3 절연막은 커패시터의 유전체막으로써, ONO막이나 Ta205막중 선택된 어느 하나로 형성한다. 상기 제3 도전층은 플레이트 노드로써, 상기 제3 절연막을 형성하는 물질의 종류의 따라 도핑된 폴리 실리콘이나 금속막중 선택해서 형성한다. 이어서, 상기 제3 도전층 및 제3 절연막을 패터닝하여 비트라인 콘택 형성 영역을 한정하는 제3 도전층 패턴(64a) 및 제3 절연막 패턴(62)을 순차적으로 형성한다. 상기 제3 도전층 패턴(64a)은 셀 영역에서 형성되는 커패시터의 플레이트 노드(제13도의 64)를 패터닝하여 형성한다. 상기 플레이트 노드의 경우 두께는 500-3000Å정도로 형성하며, 인(P)을 사용하여 도핑한다. 상기 제3 도전층 패턴(64a)은 비트라인 콘택을 형성하데 있어서, 가드링으로 사용된다. 따라서, 이하 상기 제3 도전층 패턴(64a)을 가드링(64a)이라 한다.15 shows forming the guard ring 64a. Specifically, a third insulating film (not shown) and a third conductive layer (not shown) are sequentially formed on the entire surface of the second insulating film 56. The third insulating film is a dielectric film of a capacitor, and is formed of any one selected from an ONO film and a Ta205 film. The third conductive layer is a plate node, and is formed by selecting a doped polysilicon or metal film according to the type of material forming the third insulating film. Subsequently, the third conductive layer and the third insulating layer are patterned to sequentially form a third conductive layer pattern 64a and a third insulating layer pattern 62 defining a bit line contact forming region. The third conductive layer pattern 64a is formed by patterning a plate node (64 in FIG. 13) of a capacitor formed in a cell region. The plate node is formed to a thickness of about 500-3000Å, and is doped using phosphorus (P). The third conductive layer pattern 64a is used as a guard ring in forming a bit line contact. Therefore, the third conductive layer pattern 64a is hereinafter referred to as a guard ring 64a.
여기서, 제12도를 참조하여 상기 가드링(64a)가 상기 비트라인(54)관계를 간략히 설명한다. 상기 가드링(64a)과 상기 비트라인(54) 사이의 정렬오차는 상기 가드링(64a)의 상기 콘택(44)을 한정하는 폭(d)에 의해서 좌우 되는데, 상기 콘택(44)을 한정하는 가드링 폭(d)은 콘택(44)의 폭(b)보다 적게 진행할 수 있다. 그 이유는 콘택(44) 사이즈의 비트라인 방향으로의 증가는 콘택(44)을 채우는 금속물질의 스페이스와 관련이 있어 충분히 증가하지 못하지만, 상기 가드링(64a)의 비트라인(54) 방향으로의 오픈(open)은 직정수준까지 증가할 수 있으므로, 상기 콘택(44)을 한정하는 가드링 폭(d)은 콘택(44) 폭(b)보다 적게 형성할 수 있다. 따라서 비트라인(54) 가드링(64a)의 정렬오차 마진은 제1도에 도시된 종래의 마진보다 증가한다.Here, with reference to FIG. 12, the relationship between the bit line 54 and the guard ring 64a will be briefly described. The alignment error between the guard ring 64a and the bit line 54 depends on the width d defining the contact 44 of the guard ring 64a, which defines the contact 44. The guard ring width d may travel less than the width b of the contact 44. The reason is that the increase in the direction of the contact 44 size in the bit line direction is related to the space of the metal material filling the contact 44 but does not increase sufficiently, but the direction of the guard ring 64a in the direction of the bit line 54. Since the open can be increased to an upright level, the guard ring width d defining the contact 44 can be less than the contact width b. Therefore, the margin of misalignment of the guard line 64a of the bit line 54 increases than the conventional margin shown in FIG.
제16도는 비트라인 콘택(44)에 제4 도전층(58)을 채우는 단계를 나타낸다. 구체적으로, 가드링(64a)을 포함하는 결과물 전면에 제4 절연막(미도시)을 형성한 다음, 평탄화한다. 이어서, 상기 제4 절연막을 패터닝하여 상기 가드링(64a) 사이의 비트라인 콘택형성영역과 이에 접하는 상기 가드링(64a)의 일부는 노출시키는 제4 절연막 패턴(66)을 형성한다. 상기 제4 절연막 패턴(66)을 형성하는 과정에서, 상기 가드링(64a) 사이에 비트라인 콘택형성영역에 채워진 제4 절연막 및 그 아래의 상기 제2 절연막(56)이 제거되어 상기 비트라인(54)이 노출되는 비트라인 콘택(44)이 형성된다. 상기 제4 절연막 패턴(66) 상에 상기 비트라인 콘택(44)을 채우는 제4 도전층(68)을 형성한다.16 illustrates filling the fourth conductive layer 58 into the bit line contact 44. Specifically, a fourth insulating film (not shown) is formed on the entire surface of the resultant including the guard ring 64a, and then planarized. Subsequently, the fourth insulating layer is patterned to form a fourth insulating layer pattern 66 exposing the bit line contact forming region between the guard ring 64a and a portion of the guard ring 64a in contact with the bit line. In the process of forming the fourth insulating film pattern 66, the fourth insulating film filled in the bit line contact forming region between the guard ring 64a and the second insulating film 56 under the bit line are removed. A bit line contact 44 is formed to expose 54. A fourth conductive layer 68 filling the bit line contact 44 is formed on the fourth insulating layer pattern 66.
도시하지 않았지만, 이어서 상기 결과물 전면에 층간절연막이 형성되고 그위에는 금속라인이 형성된다.Although not shown, an interlayer insulating film is formed on the entire surface of the resultant, and a metal line is formed thereon.
이상, 상술한 바와 같이 본 발명에 의한 가드링을 구비하는 반도체 장치를 사용할 경우, 비트라인이 노출되는 콘택을 형성하는 데 있어서, 종래에 비해 훨씬 증가한 정렬오차 마진을 확보할 수 있다. 이것은 높은 집적도에서 콘택형성을 쉽게할 수 있으므로 반도체장치의 소자밀도를 보다 높게 형성할 수 있다.As described above, in the case of using the semiconductor device having the guard ring according to the present invention, in forming a contact to which the bit line is exposed, a much higher alignment error margin can be ensured than in the related art. This facilitates contact formation at high integration, and thus can result in higher device densities in semiconductor devices.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
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