KR100200306B1 - 저저항의 폴리실리콘층 제조방법 - Google Patents

저저항의 폴리실리콘층 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 저저항 폴리실리콘층 제조방법에 관한 것으로, 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 불순물이 도프된 비정질 실리콘층을 증착하고, 열처리 온도까지 급속한 온도 기울기를 가지고 일정온도까지 상승시킨 다음, 열처리하여 그레인이 조대한 폴리실리콘층을 형성하는 방법이다.

Description

저저항의 폴리실리콘층 제조방법
제1도는 불순물이 도프된 폴리실리콘층을 증착하고, 열처리하는 온도에 따라 면 저항이 달라지는 것을 도시한 도면.
제2도 및 제3도는 본 발명의 실시예에 의해 도프된 비정질 실리콘층을 증착하고, 급속한 온도 기울기를 가지고 600-650℃ 까지 상승시킨 다음, 열처리하여 그레인이 조대한 폴리실리콘층을 형성한 것을 도시한 단면도.
제4도 내지 제6도는 본 발명에 의해 제조되는 저저항의 폴리실리콘층을 디램의 비트라인과 저장전극에 적용한 것을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 소오스 확산영역 4 : 드레인 확산영역
5 : 게이트 산화막 6 : 게이트 전극
7 : 제1 층간절연막 8 : 비트라인
9 : 제2 층간절연막 10 : 저온 산화막
11 : 비정질 실리콘층 12 : 유전체막
20 : 하부층 21 : 비정질 실리콘층
22 : 폴리실리콘층
본 발명은 반도체소자의 저저항 폴리실리콘층 제조방법에 관한 것으로, 특히, 불순물이 도프된 실리콘층을 비정질 상태(amorphous-Si : 이하에서 비정질 실리콘이라함)로 증착한 후, 고체 상 결정화(solid phase crystallization)를 통하여 저저항 폴리실리콘층으로 제조하는 방법에 관한 것이다.
일반적으로, 반도체소자에는 여러 가지 전도성 막들이 사용되는데, 금속을 제외하고 가장 일반적으로 사용되는 것이 도프된 폴리실리콘층이다. 이러한 도프된 폴리실리콘층이 게이트 전극으로 사용되는 경우에는 낮은 비저항을 지녀야 하며, 비트라인 및 저장전극으로 사용될 경우에는 비트라인 콘택 및 저장전극 콘택을 통하여 저부에 있는 반도체기판의 접합층으로 확산되어 들어가는 불순물의 양을 작게 조절해야 한다. 이러한 목적을 달성하기 위해서는 반도체 전 공정을 통하여 작은 열이력(thermal budget)을 가져야 한다.
실리콘에 불순물을 첨가하여 비저항을 낮추는 일반적인 방법으로 이온을 주입하는 방법, 불순물을 확산시키는 방법 등이 사용되고 있다. 그러나 이러한 방법들은 900℃ 또는 그 이상의 후속 열처리 공정을 필요로 하므로 고집적 소자의 적용에는 한계가 있다. (제1도 참조)
제1도는 불순물이 도프된 폴리실리콘층을 증착하고, 열처리하는 온도에 따라 면 저항이 달라지는 것을 도시한 단면도로서, 일반적으로 850-900℃의 온도에서 면저항이 최소화됨을 도시한다.
이러한 한계를 극복하기 위해서 실리콘에 불순물을 첨가하여 비저항을 낮추는 방법으로 증착할 때 불순물을 첨가하는 인-시투(In-citu) 도핑법이 많이 사용되고 있다. 이러한 인-시투 불순물 예를 들어 인 또는 보론(phosphorus 또는 boron)이 도프된 실리콘의 경우 전도성 박막의 특성은 증착온도와 불순물 종류, 그리고 박막의 두께 등에 의해 많은 영향을 받게 된다. 낮은 비저항을 얻기 위한 방법 중의 하나로 비정질 실리콘상으로 증착한 후 후속 열처리를 통하여 실리콘 재결정화(recrystallization or solid phase crsytallization)시켜 조대한 그레인을 갖은 폴리실리콘층을 얻는 방법이 사용되고 있다. 보다 낮은 비저항을 얻기 위해서는 더 낮은 온도에서 증착한 후 결정화될 수 있는 최저의 온도에서 재결정화를 하는 것이 유리하다.
현재 인-시투 도프된 비정질 실리콘층 증착하는 소오스 개스로는 SiH4, Si2H6, PH3, BF4등이 있다.
SiH4를 이용하여 증착하는 경우에는 증착 속도 때문에 증착 온도를 500℃ 미만으로 가져갈 수 없으며 대량 생산을 생각하면 550℃ 미만으로 가져가는 것도 어렵다. Si2H6를 이용하여 증착하는 경우에는 높은 반응성 때문에 SiH4의 경우보다 낮은 온도에서 증착이 가능하나 높은 증착 속도 때문에 균일성(uniformity)을 맞추기 힘들다는 단점이 있으며, 이 또한 대량 생산의 관점에서는 좋은 성질이 아니다.
종래에는 인-시투 도프된 폴리실리콘층의 비저항을 줄이기 위해, 먼저 비정질 실리콘을 증착한 후 800℃ 이상의 높은 온도에서 열처리하여 결정화시켰다. 그러나 이러한 고온 열처리는 높은 열이력을 야기시켜 트랜지스터의 열화를 가져오게 되므로 보다 낮은 온도에서 결정화하는 방법이 필요하다.
따라서, 본 발명은 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 불순물이 도프된 비정질 실리콘층을 증착하고, 열처리 온도까지 급속한 온도 기울기(Rapid Thermal Ramping)를 가지고 폴리실리콘층을 형성하는 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 폴리실리콘 제조방법에 있어서,
반도체기판 또는 절연막 상부에 도프된 비정질 실리콘층을 증착하는 단계와,
상기 비정질 실리콘층을 25-35℃/min 정도의 급속한 온도 기울기를 가지고 600-650℃ 까지 온도를 상승시킨 다음, 약 30-60분간 열처리하여 그레인이 조대한 폴리실리콘층을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
제2도 및 제3도는 본 발명의 제1 실시예에 의해 저저장의 폴리실리콘층을 형성한 것을 도시한 단면도이다.
제2도는 하부층(20) 예를들어 반도체기판 또는 절연막 상부에 SiH4를 이용하여 550℃ 이하에서 1500Å 두께로 인(phosphorous)이 도프된 비정질 실리콘층(21)을 증착한 단면도이다.
제3도는 상기 비정질 실리콘층(21)을 25-35℃/min 정도의 급속한 온도 기울기를 가지고 600-650℃ 까지 상승시킨 다음, 약 30-60분간 열처리하여 그레인이 조대한 폴리실리콘층(22)을 형성한 것을 도시한 단면도이다.
상기한 본 발명에 의해 제조되는 폴리실리콘층(22)은 면저항이 57(Ω/□)정도가 된다. (제1도 참조)
제4도 내지 제6도는 본 발명에 의해 제조되는 저저항의 폴리실리콘층을 디램의 비트라인과 저장전극에 적용한 것을 도시한 단면도이다.
제4도는 반도체 기판(1)위에 필드 산화막(2) 및 트랜지스터 구성요소인 소오스 확산영역(3), 드레인 확산영역(4), 게이트 산화막(5), 게이트 전극(6)를 형성한 후 제1 층간절연막(7)을 형성한 다음, 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 트랜지스터의 드레인 확산영역(4)이 콘택홀을 형성하고, 전체적으로 SiH4를 이용하여 550℃ 이하에서 인-시투 도프된 비정질 실리콘으로 증착하고, 비트라인 패턴 공정으로 상기 비정질 실리콘으로 이루어진 비트라인(8)을 형성한다. 그리고, 그 상부에 제2 층간절연막(9)을 증착하고, 평탄화 공정을 실시한 단면도로서, 상기 평탄화 공정을 진행하기 위해서는 고온에서 공정 예를 들어 650℃ 온도에서 진행해야 하는데 이때 600-650℃의 온도까지 25-35℃/min 정도의 급속한 온도 기울기로 온도를 상승시킨 다음, 30-60분간 열처리하여 상기 비정질 실리콘을 그레인이 조대한 폴리실리콘층으로 변화시키는 동시에 평탄화 공정을 실시한다.
상기 비트라인(8)은 소자의 동작속도에 매우 민감한 만큼 낮은 비저항을 지녀야 하며, 반도체 기판(1)으로 확산되어 들어가는 불순물의 양을 최소화 되어야 하는데 650℃ 이하의 온도에서는 확산되는 양이 적다.
제5도는 상기 제2 층간절연막(9)위에 저온 산화막(10)을 증착하고, 이후 저장전극 콘택 마스크를 이용한 식각 공정으로 상기 트랜지스터의 소오스 확산영역(3)이 노출되는 콘택홀을 형성한 후 SiH4를 이용하여 550℃ 이하에서 인-시투 도프된 비정질 실리콘(11)을 증착한 후의 상태를 도시한 것이다.
제6도는 저장전극 마스크를 식각 공정을 이용하여 상기 비정질 실리콘(11)의 일정 부분을 식각하여 저장전극용 비정질 실리콘 패턴(11')을 형성한 다음, 그 표면에 유전체막(12) 예를들어 ONO 또는 BST 등의 고유전 박막을 증착한 단면도이다.
참고로, 상기 저장전극을 비정질 실리콘(11')은 캐패시터의 유전체막을 증착하기 위해 650-800℃의 고온에서 공정을 진행해야 하는데 상기 유전체막을 증착하기 위해 챔버에 웨이퍼를 장착하고, 먼저 600-650℃의 온도까지 25-35℃/min 정도의 급속한 온도 기울기로 온도를 상승시킨 다음, 30-60분간 열처리하여 상기 비정질 실리콘을 그레인이 조대한 폴리실리콘층으로 변화시킨다. 그리고, 다시 온도를 원하는 온도까지 상승시키고, 외부에서 유전체막(12)을 형성하기 위해 가스를 주입하면서 유전체막을 형성하는 것이다.
상기와 같이 본 발명은 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 먼저 550℃ 이하에서 1500Å의 두께로 인(phosphorous)이 도프된 비정질 실리콘층을 증착한 다음, 600-650℃의 열처리 온도까지 25-35℃/min 정도의 급속한 온도 기울기를 가지고 상승시키고, 30-60 분 정도 열처리하여 그레인이 조대한 폴리실리콘층을 함성함으로써 면저항을 최소화할 수가 있다.
또한, 본 발명은 도프된 비정실 실리콘층을 증착한 다음, 별도의 추가 열처리공정을 거치지 않고 후속 공정에서 600-650℃의 열처리 온도까지 25-35℃/min 정도의 급속한 온도 기울기를 가지고 상승시키고, 30-60 분정도 열처리하여 그레인이 조대고온 공정을 진행한 다음, 후속 공정을 진행함으로써 공정의 추가를 최소화하면서 폴리실리콘층을 형성할 수가 있다.
따라서, 비저항이 최소화된 폴리실리콘층을 저온에서 형성함으로써 반도체 소자의 열화를 유발하는 고온공정을 피하게 되어 전체적으로 소자의 특성을 향상시키고, 신뢰성이 향상되는 잇점이 있다.

Claims (4)

  1. 폴리실리콘 제조방법에 있어서, 반도체기판 또는 절연막 상부에 도프된 비정질 실리콘층을 증착하는 단계와, 상기 비정질 실리콘층을 25-35℃/min 정도의 급속한 온도 기울기를 가지고 600-650℃ 까지 온도를 상승시킨 다음, 약 30-60분간 열처리하여 그레인이 조대한 폴리실리콘층을 형성하는 것을 특징으로 하는 저저항의 폴리실리콘층 제조방법.
  2. 제1항에 있어서, 상기 비정질 실리콘층은 SiH4를 이용하여 550℃ 이하에서 1500Å의 두께로 증착하는 것을 특징으로 하는 저저항의 폴리실리콘층 제조방법.
  3. 제1항에 있어서, 상기 폴리실리콘층을 비트라인 또는 저장전극에 적용하는 것을 특징으로 하는 저저항의 폴리실리콘층 제조방법.
  4. 제3항에 있어서, 상기 비트라인 또는 저장전극용 폴리실리콘층을 형성할 때 먼저 도프된 비정질 실리콘층을 증착하고, 후속 공정의 고온 공정을 진행할 때 600-650℃의 온도까지 25-35℃/min 정도의 급속한 온도 기울기로 온도를 상승시킨 다음, 30-60분간 열처리하여 상기 비정질 실리콘을 그레인이 조대한 폴리실리콘층으로 변화시키는 것을 특징으로 하는 저저항의 폴리실리콘층 제조방법.
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