KR100195861B1 - Digital low pass filter - Google Patents

Abstract

본 발명은 곱셈기 하나만 사용하여 면적을 줄일 수 있는 디지탈 로우 패스에 필터 관한 것으로, 입력 데이터(x[n])를 받아들이고, 상기 입력 데이터(x[n])를 미리 설정된 레벨로 증폭시키는 게인부(11)와 상기 출력 데이터 (y[n])를 지연시키기 위한 지연기(14)와 상기 게인부로부터 증폭된 입력 데이터와 상기 지연기를 통해 지연된 출력 데이터를 감산하는 감산기(12)와 상기 감산기(12)로부터 출력되는 데이터에 계수를 곱하는 곱셈기(13)와 그리고 상기 곱셈기(13)로부터 출력되는 데이터와 상기 지연기 (14) 로부터 출력되는 데이터를 가산하여 상기 출력 데이터(y[n])를 출력하는 가산기(15)로 구성된다.따라서 본 발명은 하드웨어 구현시 면적을 줄일 수 있고, F/W(Firmware)구현시 칩 내부에 있는 프로그램 롬의 크기를 줄이는 효과가 있다.The present invention relates to a filter for a digital low pass that can reduce an area by using only one multiplier, and includes a gain unit that receives input data x [n] and amplifies the input data x [n] to a predetermined level ( 11) and a delay unit 14 for delaying the output data y [n], an subtractor 12 and a subtractor 12 for subtracting the input data amplified from the gain unit and the output data delayed through the delay unit. A multiplier 13 multiplying a coefficient by a data output from the multiplier and a data output from the multiplier 13 and data output from the delay unit 14 to output the output data y [n]. Therefore, the present invention can reduce the area when implementing hardware, and reduce the size of the program ROM inside the chip during F / W (Firmware) implementation.

Description

디지털 로우 패스 필터Digital low pass filter

제1도는 종래의 디지털 로우 패스 필터의 구성도1 is a block diagram of a conventional digital low pass filter

제2도는 본 발명에 의한 디지털 로우 패스 필터의 그성도2 is an illustration of the digital low pass filter according to the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,3,13 : 곱셉기 2,15 : 가산기1,3,13 multiply 2,15 adder

4,14 : 지연기 11 : 게인부4,14: delay unit 11: gain unit

12 : 감산기12: subtractor

본 발명은 디지털 로우 패스 필터에 관한 것으로, 특히 곱셈기를 하나만 사용하여 면적을 줄일 수 있는 디지털 로우 패스 필터 에 관한 것이다.The present invention relates to a digital low pass filter, and more particularly to a digital low pass filter that can reduce the area by using only one multiplier.

제1도는 종래의 디지털 로우 패스 필터의 구성도이다.1 is a block diagram of a conventional digital low pass filter.

종래의 디지털 로우 패스 필터는 제1도에 도시한 바와 같이 처리하려는 입력 데이터(x[n])에 계수(1-a)를 곱하는 곱셈기 (1), 처리하여 출력된 출력 데이터(y[n])를 지연시키는 지연기(4),지연기(4)에서 지연된 상기 출력 데이터(y[n])에 계수(a)를 곱하여 곱셈기(3), 및 곱셈기(1,3)의 출력을 가산하여 출력데이타(y[n])를 출력하는 가산기(2)로 구성된다.In the conventional digital low pass filter, as shown in FIG. 1, the multiplier (1) multiplies the coefficient (1-a) by the input data (x [n]) to be processed, and the output data (y [n]) processed and output. Multiply the coefficient (a) by the output data (y [n]) delayed by the delay unit (4) and add the outputs of the multiplier (3) and the multipliers (1,3). It consists of an adder 2 which outputs output data y [n].

처리하려는 입력 데이터(x[n])는 곱셈기(1)에서 계수 (1-a)가 곱해진후 가산기(2)로 출력된다. 한편, 가산기(2)에서 출력된 처리 완료된 출력 데이터(h[n])는 지연기(4)에서 일정 시간 동안 지연된후 곱셈기(3)에서 계수(a)가 곱해진후 가산기(2)로 출력된다.The input data x [n] to be processed is output to the adder 2 after the coefficient (1-a) is multiplied in the multiplier (1). On the other hand, the processed output data h [n] output from the adder 2 is delayed for a predetermined time in the delayer 4 and then multiplied by the coefficient a in the multiplier 3 and then outputted to the adder 2. .

가산기(2)로 입력된 곱셈기(1,3)의 출력은 가산되어 출력 데이터(y[n]) 로 출력되고 다음의 처리를 위해 지연기(4)로 피드백된다.The outputs of the multipliers 1, 3 input to the adder 2 are added and output as output data y [n] and fed back to the delayer 4 for subsequent processing.

이와 같은 과정을 반복하여 디지털 데이터의 로우 패스 필터링이 이루어진다.This process is repeated to perform low pass filtering of the digital data.

즉, 아래 식(1)과 같은 전달 함수(Transfer Function)로 필터링이 이루어진다.That is, filtering is performed by a transfer function as shown in Equation (1) below.

한편 각각의 소자, 즉 곱셈기(1,3),지연기(4), 및 가산기(2)의 크기는 처리하려는 데이터에 의해 결정된다.On the other hand, the size of each element, namely multipliers (1, 3), delay (4), and adder (2) is determined by the data to be processed.

예를 들어 데이터를 16비트로 처리하기 위해서는 2개의 16비트 곱셈기(1,3),1개의 16비트 지연기(4), 및 1개의 16비트 가산기(2)가 필요하다.For example, two 16-bit multipliers (1, 3), one 16-bit delayer (4), and one 16-bit adder (2) are required to process 16 bits of data.

따라서. 종래의 디지털 로우 패스 필터는 하드웨어로 구현하는 경우 많은 면적을 차지하게 된다.therefore. Conventional digital low pass filters take up a large area when implemented in hardware.

또한 ,종래의 디지털 로우 패스 필터는 F/W(Firm Ware)로 구현하는 경우 칩 내부의 프로그램 롬(Program ROM)을 많이 차지하는 문제점이 발생하게 된다.In addition, when the conventional digital low pass filter is implemented by F / W (Firm Ware), a problem that takes up a lot of program ROM in the chip occurs.

상기 문제점을 개선하기 위한 발명은 하드웨어로 구현시 칩 면적을 줄이고, F/W로 구현시 칩 내부에 있는 프로그램 롬의 크기를 줄이기 위한 디지털 로우 패스필터를 제공함에 그 목적이 있다.An object of the present invention is to provide a digital low pass filter for reducing the chip area when implemented in hardware and the size of the program ROM in the chip when implemented in F / W.

상기 목적을 달성하기 위해 본 발명에 의한 디지털 로우 패스 필터는 외부로부터 입력 데이터 를 증폭시키기 위한 게인부, 출력 데이터를 지연시키는 지연기, 상기 게인부로부터 증폭되어 출력되는 입력 데이터에서 상기 지연기를 통해 출력되는 데이터를 감하는 감산기, 상기 감산기로부터 출력되는 데이터에 계수를 곱하는 곱셈기, 및 상기 곱셈기로부터 출력되는 데이터를 추력하는 가산기로 구성되는 것을 특징으로 한다.In order to achieve the above object, the digital low pass filter according to the present invention outputs through the delay unit a gain unit for amplifying the input data from the outside, a delay unit for delaying the output data, and input data amplified and output from the gain unit. And a subtractor that multiplies the data output from the subtractor by a coefficient, and an adder that thrusts the data output from the multiplier.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 디지탈 로우 패스 필터의 구성도이다.2 is a block diagram of a digital low pass filter according to the present invention.

본 발명에 의한 디지탈 로우 패스 필터는 제2도에 도시한 바와 같이 게인부(11),감산기(12),곱셈기(13) ,지연기(14), 및 가산기(15)로 구성된다.The digital low pass filter according to the present invention comprises a gain unit 11, a subtractor 12, a multiplier 13, a delay unit 14, and an adder 15 as shown in FIG.

상기 게인부(11)는 입력 데이터(x[n])를 일정 새기만큼 증푹하기 위한 것으로서, 하드웨어(H/W) 또는 소프트 웨어(S/W)로 제어가 가능하다. 예를 들어 소프트 웨어로 증폭 세기를 셋팅하게 되면 상기 게이니부(11)는 입력 데이터를 상기 셋팅된 증폭 세기만큼 증폭하여 출력한다.The gain unit 11 is for amplifying the input data x [n] by a constant leak, and can be controlled by hardware (H / W) or software (S / W). For example, if the amplification intensity is set in software, the kinney unit 11 amplifies and outputs the input data by the set amplification intensity.

상기 지연기(14)는 가산기(15)로부터 출력되는 출력 데이터(y[n])를 지연시켜 감산기(12)와 가산기(15)로 출력한다.The delay unit 14 delays the output data y [n] output from the adder 15 and outputs it to the subtractor 12 and the adder 15.

상기 감산기(12)는 게인부(11)를 통해 입력되는 입력 데이터(x[n])에서 상기 지연기(14)로부터 출력되는 데이터를 감산한다.The subtractor 12 subtracts the data output from the delay unit 14 from the input data x [n] input through the gain unit 11.

상기 곱셈기(13)는 감산기(12)로부터 출력되는 데이터에 계수(a)를 곱한다.The multiplier 13 multiplies the data output from the subtractor 12 by the coefficient a.

상기 가산기(15)는 곱셈기(13)로부터 출력되는 데이터와 지연기(14)로부터 출력되는 데이터를 가산하여 출력 데이터(y[n])를 출력한다.The adder 15 adds the data output from the multiplier 13 and the data output from the delay unit 14 to output the output data y [n].

이와 같이 구성되는 분 발명에 의한 디지털 로우 패스 필터의 동작을 설명한다.The operation of the digital low pass filter according to the invention constituted as described above will be described.

먼저 , 입력 데이터(x[n])는 게인부(11)통해 미리 설정된 이득만큼 증폭되어 출력된다. 상기 증폭된 입력 데이터는 감산기(12)를 통해 곱셈기(13)로 전달된다. 상기 곱셈기(13)는 상기 입력 데이터(x[n])에 계수a를 곱하여ax[n]를 출력한다. 상기 곱셈기로부터 출력되는 데이터ax[n]는 가산기(15)로 전달된다.First, the input data x [n] is amplified and output by a gain set in advance by the gain section 11. The amplified input data is passed to the multiplier 13 through a subtractor 12. The multiplier 13 multiplies the input data x [n] by a coefficient a and outputs ax [n]. The data ax [n] output from the multiplier is transferred to the adder 15.

그리고, 지연기(14)는 출력데이터를 지연시켜 y[n-1]를 출력한다. 상기 지연기(14)로부터 출력되는 데이터(y[n])는 상기 감산기(12)와 가산기(15)로 전달된다. 상기 감산기(11)는 상기 지연기(14)의 출력 데이터(y[n-1])받아들여 -y[n-1]로 출력한다. 상기 감산기(12)의 출력 데이터(-y[n-1])는 곱셈기(12)를 통해-ay[n-1]로 출력된다. 상기 곱셈기(12)로부터 출력되는 데이터-ay[n-1]는 가산기(15)로 전달되어 앞서 전달된 데이터들 (ax[n],y[n-1)과 가산되어 최종 출력 데이터(y[n])로 출력된다. 상기 가산기(13)로부터 출력되는 최종 데이터(y[n])를 식으로 표현하면 다음과 같다.The delay unit 14 delays the output data and outputs y [n-1]. The data y [n] output from the delay unit 14 is transferred to the subtractor 12 and the adder 15. The subtractor 11 receives the output data y [n-1] of the delayer 14 and outputs it as -y [n-1]. The output data (-y [n-1]) of the subtractor 12 is output through the multiplier 12 to -ay [n-1]. The data ay [n-1] output from the multiplier 12 is transferred to the adder 15 and added with the previously transmitted data ax [n], y [n-1) to final output data y [ n]). The final data y [n] output from the adder 13 is expressed as follows.

이러한 과정을 통해 전단의 출력 데이터와 유기적으로 필터링이 이루어지게 된다.This process is organically filtered with the output data of the front end.

즉, 상기 식(2)는 다음과 같은 전달 함수 (Transfer Function)로 필터링이 이루어지는 것과 동일하다 .That is, Equation (2) is the same as filtering performed by the following Transfer Function.

상기 식 (3)을 정리하면 식(2)와 동일한 식 (4)가 얻어진다.Summarizing said Formula (3), Formula (4) similar to Formula (2) is obtained.

상술한 바와 같이 디지털 로우 패스 필터는 두 개의 곱셈기를 하나로 줄이고 대신 감산기(12) 추가와 함께 곱셈기(13)와 가삼기(15)의 재배열을 통해 구현된다. 일반적으로 곱셈기는 가감산기보다 로직 구성이 복잡하므로 곱셉기의 수를 줄이는 것이 가감산기의 수를 줄이는 것보다 면적 감소 측면에서 효과적이다.As described above, the digital low pass filter is implemented by reducing the two multipliers into one and instead rearranging the multiplier 13 and the gazette 15 with the addition of a subtractor 12. In general, multipliers are more complex to construct than adders, so reducing the number of multipliers is more effective in terms of area reduction than reducing the number of adders.

상기 디지털 로우 패스 필터를 F/W로 구현할 때, 곱셉기는 2word의 롬 사이즈가 필요하고 가감산기는 1word의 롬 사이즈가 필요하다. 그러므로 F/W 구현시 두 개의 곱셈기를 필요로 하는 제1도보다 하나의 곱셈기를 필요로 하는 제2도 디지털 패스 필터가 칩 내부의 프로그램 롬 사이즈를 적게 차지하게 된다.When implementing the digital low pass filter in F / W, the multiplier needs a ROM size of 2 words and the adder and subtractor requires a ROM size of 1 word. Therefore, the second pass digital pass filter requiring one multiplier takes less than the size of the program ROM inside the chip.

이상에서 설명한 바와 같이 본 발명에 의한 디지털 로우 패스 필터는 다음과같은 효과가 있다.As described above, the digital low pass filter according to the present invention has the following effects.

첫째, 하드웨어로 구현시 1개의 곱셈기를 1개의 가산기로 대체하므로 칩 면적을 줄일 수 있다.First, in hardware implementation, one multiplier is replaced by one adder, thereby reducing the chip area.

둘째, F/W(Firm ware)구현시 칩 내부에 있는 프로그램 롬의 크기를 줄일 수 있다.Second, the size of program ROM inside the chip can be reduced when implementing F / W (Firm ware).

Claims (1)

입력 데이터(x[n])의 고주파 성분을 제거하여 출력 데이터(y[n])를 얻기 위한 디지털 로우 패스 필터에 있어서, 상기 입력 데이터(x[n])를 받아들이고 ,상기 입력 데이터(x[n])를 미리 설정된 이득만큼 증폭시키는 게인부(11)와; 상기 출력 데이터(y[n])를 지연시키기 위한 지연기(14)와; 상기 게인부로부터 증폭된 인력데이터에서 상기 지연기를 통해 지연된 출력 데이터를 감산하는 감산기(12)와; 상기 감산기 (12)로부터 출력되는 데이터에 계수를 곱하는 곱셈기(13)와; 그리고 상기 곱셈기(13)로부터 출력되는 데이터와 상기 지연기(14)로부터 출력되는 데이터를 가산하여 상기 출력 데이터(y[n])를 출력하는 가산기(15)를 포함하는 것을 특징으로 하는 디지털 로우 패스 필터.In a digital low pass filter for removing high frequency components of input data x [n] to obtain output data y [n], the input data x [n] is received and the input data x [n]. a gain unit 11 for amplifying n]) by a predetermined gain; A delay unit (14) for delaying the output data (y [n]); A subtractor 12 which subtracts the output data delayed through the delayer from the attraction data amplified by the gain unit; A multiplier (13) for multiplying coefficients by the data output from the subtractor (12); And an adder 15 for adding the data output from the multiplier 13 and the data output from the delayer 14 to output the output data y [n]. filter.