KR100195748B1

KR100195748B1 - 직교 주파수 분할 다중 수신 시스템

Info

Publication number: KR100195748B1
Application number: KR1019960037595A
Authority: KR
Inventors: 김종한
Original assignee: 전주범; 대우전자주식회사
Priority date: 1996-08-31
Filing date: 1996-08-31
Publication date: 1999-06-15
Also published as: KR19980017778A

Abstract

본 발명은 직교 주파수 분할 다중 시스템(Orthogonal frequency division multiplexing:이하 OFDM이라 함)에 관한 것으로, 특히 동기 신호를 따로 삽입하지 않고, 정보 신호만을 고속 퓨리에 역변환(Inverse fast fourier transform : 이하 IFFT 라함)시켜 OFDM송신 신호를 전송하고, 이것을 수신한 수신 시스템에서는 고속 퓨리에 변환(Fast fourier transform : 이하 FFT 라함)시킨 후, 동기를 검출해내는 직교 주파수 분할 다중 시스템의 수신기에 관한 것으로서, OFDM 수신 신호를 입력받아 저장하는 메모리(41)와; 타임 슬롯단위인 N개의 복소 심볼로 병렬 변환하여 출력하는 직렬/병렬 변환부(42); 복소 심볼을 FFT 처리하여 출력하는 FFT 칩(43); 상기 FFT 처리된 N개의 복소 심볼을 입력받아 직렬로 변환하여 출력하는 병렬/직렬 변환부(44); 상기 병렬/직렬 변환부(44)로부터 출력된 심볼이 송신측의 타임 슬롯과 동일한 것인지 판단하여 동기검출신호(SYNC)를 출력하는 동기 검출부(45); 상기 동기 검출부(45)의 동기검출신호(SYNC)에 따라 상기 메모리(41)에 저장된 심볼의 출력순서를 제어하는 제어부(46);로 구성되어서, 상기 동기 검출 신호(SYNC)가 0이 될 때까지 추적하여 정확한 동기에서 복원된 신호를 획득할 수 있도록하여, 동기신호를 따로 삽입하지 않고 동기를 획득하므로써 동기 신호가 차지하는 상당한 부채널로 인해 채널과 시스템 구현상의 어려움을 해결하는 효과가 있다.

Description

직교 주파수 분할 다중 수신 시스템

본 발명은 직교 주파수 분할 다중 시스템(Orthogonal frequency division multiplexing : 이하 OFDM이라 한다.)에 관한 것으로, 특히 동기 신호를 따로 삽입하지 않고, 정보 신호만을 고속 퓨리에 역변환(Inverse fast fourier transform : 이하 IFFT 라함)시켜 OFDM송신 신호를 전송하고, 이것을 수신한 수신 시스템에서는 고속 퓨리에 변환(Fast fourier transform : 이하 FFT 라함)시킨 후, 동기를 검출해내는 직교 주파수 분할 다중 수신 시스템에 관한 것이다.

최근 유럽에서는 디지탈 오디오 방송 (digital audio broadcastin: DAB) 및 지상방송 고화질 텔레비젼(HDTV)의 전송방식으로서 다경로 전송채널에서 강인하게 동작할 수 있는 OFDM 방식이 제안되어있다.

OFDM 방식은 정보를 가진 직렬 형태의 데이터를 먼저 블록 단위의 병렬 데이터로 변환한 다음, 각각의 데이터에 대하여 주파수가 각기 다른 반송파로 변조하여 변조된 각각의 신호가 더하여져서 수신측으로 전송되는 것이다.

즉, 직렬형태의 데이터를 블록 단위의 병렬 형태로 변환하여 변조하게 되므로, 병렬 형태의 데이터의 전송률은 원래의 데이터가 가지는 전송율보다 낮아지게 된다.

따라서, OFDM에서는 다경로 전송에 의한 페이딩에 대하여 상당한 강인성을 가질 수 있으며, OFDM의 페이딩에 대한 강인성은 심볼과 심볼 사이에 보호구간 (guard interval)을 삽입함으로써 더욱 향상될 수 있는 장점이 있다.

또다른 OFDM의 장점은 기존의 디지털 변조기법과 비교하여 신호의 스펙트럼을 사각형에 근접하게 만들 수 있어 대역효율을 더욱 증가시킬 수 있다는 것이다. 이것은 변조되는 데이터의 전송율이 상대적으로 낮으므로 각각의 반송파로 변조되는 신호의 스펙트럼이 매우 좁은 천이 대역폭을 가지게 되며, 이들을 더한 OFDM신호 역시 좁은 천이 대역폭을 유지할 수 있기 때문이다.

상기에 설명한 바와 같이, OFDM 방식은 각 병렬 채널에서 변조시킨 후, 이를 합산한 신호를 송신하므로 병렬채널수만큼의 독립된 부반송파(subcarrier)가 필요하게 되고, 부반송파들은 주파수 영역에서 상호 직교성을 유지하고, 상호 동기가 이루어져야만 한다.

따라서, OFDM 송수신기 의 구현에 있어, 병렬 부채널수의 증가는 OFDM송수신기의 하드웨어 복잡도의 증가를 야기 시킨다.

그러나, 시스템을 디지털 화하면, 이와 같은 과정은 FFT구조 하나로 구현할 수 있기 때문에 하드웨어를 간단히 구현할 수 있는 잇점이 있다.

여기서, FFT 기법을 이용하여 OFDM 수신기 구조를 단순화할 수 있는 방법에 대해 설명하고자 한다.

도 1에서 보는 바와 같이, OFDM 전송 방식은 전송 하고자하는 심볼을 N개의 부채널에서 직접 각 부반송파로 동시에 변조시킨 후, 타임 슬롯주기로 변조된 심볼을 직렬로 전송시키는 방식을 취한다.

여기서, 심볼 가 l번째 타임 슬롯에서 m번째 부채널로 전송되는 심볼이라고 하면, l번째 타임 슬롯의 OFDM송신 신호는 하기 수학식 1 과 같이 표현할 수 있다.

[수학식 1]

상기 수학식 1에서 N은 OFDM의 부채널 수 이고,은 한 타임 슬롯의 주기를 나타낸다. 이러한 송신 신호가 복조될 경우 심볼은 각 부반송파의 직교성을 이용하여 상기 수학식 1 로부터 하기 수학식 2와 같이 검출된다.

[수학식 2]

상기 수학식 2에서 보는 바와 같이, OFDM 수신기에서 각 부채널별로 부반송파를 발생시킨 후, 곱셈과 적분연산을 수행하여 복호되기 때문에 복잡하나, OFDM수신 신호를 표본화하여 디지탈 기법으로 상기 수학식 2의 복호 과정을 수행하게 되면, 적분 연산을 제거할 수 있고, 곱셈 연산 수도 줄일 수 있다. 여기서, 표본화 주기를으로하여 심볼를 검출하는 것을 하기 수학식 3에 나타내었다.

[수학식 3]

상기 수학식 3에서 보는 바와 같이 OFDM수신 신호를 표본화한 후 이를 FFT변환하여 전송 심볼을 복호화 할수 있다.

따라서, FFT칩을 이용하여 수신기를 구현하면, 수신 과정에서의 곱셈 연산을 줄일 수 있으며 각 부반송파의 직교성도 유지시킬 수 있다.

도 2는 일반적인 직교 주파수 분할 다중 송신 시스템의 블록도로서, OFDM 송신 시스템은 직렬/병렬 변환부(21)와, IFFT 칩(23), 및 병렬/직렬 변환부(33)로 구성되어있다.

상기 직렬/병렬 변환부(21)에서는 전송하고자하는 데이터를 비트 스트림으로 입력받아 2N개의 비트를 병렬로 출력하고, 상기 IFFT 칩(23)에서는 첫번째 입력된 비트를 실수 성분으로, 두번째 입력된 비트를 허수 성분으로 삼아서 하나의 복소 심볼을 구성하고, 구성된 N개의 복소 심볼을 역퓨리에 변환하여 출력하고, 상기 병렬/직렬 변환부(25)는 역퓨리에 변환된 N개의 복소 심볼을 직렬로 출력하여 OFDM송신 신호를 전송한다.

도 3은 일반적인 직교 주파수 분할 다중 수신 시스템의 블록도로서, OFDM 수신 시스템은 직렬/병렬 변환부(31)와, FFT 칩(33), 및 병렬/직렬 변환부(35)로 구성되어있다.

상기 직렬/병렬 변환부(31)에서는 비트 스트림으로 입력된 OFDM수신 신호를 입력받아 2N개의 비트를 병렬로 출력하고, 상기 FFT 칩(33)에서는 첫번째 입력된 비트를 실수 성분으로, 두번째 입력된 비트를 허수 성분으로 삼아서 하나의 복소 심볼을 구성하고, 구성된 N개의 복소 심볼을 퓨리에 변환하여 출력하고, 상기 병렬/직렬 변환부(35)는 역퓨리에 변환된 N개의 복소 심볼을 직렬로 출력하여 원래 전송하고자 하는 신호로 복원한다.

한편, 디지탈 TV를 포함한 대부분의 디지탈 통신 시스템은 프레임 동기를 위하여 일련의 동기 신호(sync signal)를 데이터와 함께 전송한다. 프레임 동기의 획득은 기저 대역 신호 처리에서 데이터열에 대해 가장 먼저 행해지는 작업이므로 동기의 획득은 잡음이나 채널 왜곡이 아주 심한 경우에도 어느 수준 이상의 성능을 나타내도록 디자인 되어야 한다.

일반적으로 동기 신호의 전송 형태는 동기 워드(word) 시스템과 프레임 마커(marker) 시스템으로 나눌 수 있다. 동기 워드는 군집 전송(burst transmission)같은 비주기성을 갖는 데이터의 전송에서 테이터의 헤더로 전송되는 반면, 마커는 데이터가 일정한 주기로 반복 전송되는 시스템에서 데이터와 함께 하나의 프레임을 이루어 전송된다.

동기 신호를 획득하는 데 이용되는 기본적인 탐색 알고리즘은, 크게 입력된 데이터와 기준 동기 신호와의 유사성을 매 샘플마다 조사하여 특정값이상이 되면 동기 신호로 판단하는 threshold based algorithm과, 각 지연값마다 기본값을 구한 다음 그 값을 최고로 하는 지연값을 한 프레임 안에서 찾도록 하는 compare based algorithm이 있다.

OFDM시스템에서도 N개의 심볼을 한 단위로하여 IFFT변환되고, 타임 슬롯단위로 전송되어 수신측에서 동일한 타임 슬롯을 FFT변환시키므로써 원래 정보가 복원되어지기 때문에, 타임 슬롯의 동기를 정확히 검출해야만 한다.

따라서, 종래의 동기 검출 방식은 타임 슬롯마다 동기 신호를 삽입하여 정보신호와 함께 전송하였기 때문에 동기 신호가 차지하는 상당한 부채널로 인해 채널과 시스템 구현에 소요되는 자원의 낭비를 초래하는 문제점이 있었다.

또한, 실제 부채널수의 증가는 FFT 크기의 증가를 가져오기 때문에 하드웨어 구현상의 어려움을 가져올 수 있는 문제점도 있었다.

이에, 본 발명은 상기와 같은 종래의 제 문제점을 해소하기 위하여 안출된 것으로, 동기 신호를 삽입하지 않고, OFDM 신호의 특성을 이용하여 동기를 검출해내는 직교 주파수 분할 다중화 (OFDM) 수신 시스템을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 직교 주파수 분할 다중 수신 시스템은 타임 슬롯마다 동기 신호를 따로 삽입하지 않고, 정보 신호만을 타임 슬롯 단위(N개의 복소 심볼)로 IFFT 처리하여 전송하고 이를 수신한 수신 시스템에 있어서,

OFDM 수신 신호를 입력받아 저장하는 메모리; 상기 메모리로부터 출력된 복소 심볼열을 입력받아 타임 슬롯단위인 N개의 복소 심볼로 병렬 변환하여 출력하는 직렬/병렬 변환부; 상기 병렬로 출력된 N개의 복소 심볼을 입력받아 복소 심볼의 첫 번째 비트는 실수 성분으로, 두 번째 비트는 허수 성분으로하여 FFT 처리하여 출력하는 FFT 칩; 상기 FFT 처리된 N개의 복소 심볼을 입력받아 직렬로 출력하는 병렬/직렬 변환부; 상기 병렬/직렬 변환부로부터 출력된 심볼이 송신측의 타임 슬롯과 동일한 것인지 판단하여 동기 검출신호를 출력하는 동기 검출부; 상기 동기 검출부의 동기 검출신호에 따라 상기 메모리에 저장된 심볼의 출력순서를 제어하는 제어부; 로 구성된 것을 특징으로 한다.

상기와 같이 구성되는 OFDM 수신 시스템은 송수신측이 미리 약속된 동기 신호에 의해 타임 슬롯의 동기를 맞추는 대신, 송신측에서 아예 동기 신호를 삽입하지 않고 IFFT 처리된 OFDM 송신 신호를 전송하고, 수신측에서 FFT 처리된 심볼을 조사하여 동기를 검출하는 것이다.

즉, 원래 타임 슬롯에 해당하는 N개의 복소 심볼단위로 FFT 되면, 그 값은 원래 전송 신호크기 +1 혹은 -1 을 갖는 OFDM 신호의 특성을 이용하여 타임 슬롯 간격마다 두 심볼을 추출하고, 두 심볼의 절대값의 차가 0인지를 조사하여 추적하므로써 동기를 획득할 수 있는 것이다.

도 1 은 직교 주파수 분할 다중 시스템에서 심볼의 전송 패턴을 도시한 신호도,

도 2 는 일반적인 직교 주파수 분할 다중 송신 시스템의 블록도,

도 3 은 일반적인 직교 주파수 분할 다중 수신 시스템의 블록도,

도 4 는 본 발명에 따른 직교 주파수 분할 다중 수신 시스템의 블록도,

도 5 는 도 4에 도시된 본 발명의 동기 검출 회로에 대한 세부 회로도이다.

* 도면의 주요부분에 대한 부호의 설명 *

41 : 메모리42 : 직렬/병렬 변환부

43 : FFT 칩44 : 병렬/직렬 변환부

45 : 동기 검출부46 : 제어부

51 : 제 1 절대값 계산기52 : 제 1 시프트레지스터

53 : 제 2 절대값 계산기54 : 제 2 시프트레지스터

55 : 제 1 가산기56 : 제 2 가산기

57 : 감산기58 : 제 3 가산기

59 : 카운터60 : D플립플롭

이하, 첨부된 도면을 참조하여 본발명을 자세히 설명하고자 한다.

우선, 본 발명의 핵심인 OFDM 신호의 동기 검출의 원리를 살펴보기로 한다.

송신측에서 신호의 크기가 +1 혹은 -1 인 정보 신호가 N개의 복소 심볼을 이루어 IFFT하여 송신된 타임 슬롯은, 수신측에서 타임 슬롯의 첫 번째 심볼부터 FFT하게 되면 +1 혹은 -1 크기를 갖는 원래 정보 신호를 얻게 된다.

그러나, 수신측에서 타임 슬롯의 첫 번째 심볼이 아닌 다른 심볼부터 FFT 처리하게 되면, 원래 정보 신호크기와는 다른 크기의 신호를 얻는다.

이와 같이, 정확히 복원된 정보 신호의 크기는 +1 혹은 -1 을 갖게 되므로써 타임 슬롯 간격마다 두 심볼의 절대값을 구하고 그 차가 0 이 된다면 현재 복원된 신호는 정확한 것이라 볼 수 있고, 이를 수학식 4와 같이 나타낼 수 있다.

[수학식 4]

상기 수학식 4에서 Re_l,m은 l번째 타임 슬롯의 m번째 심볼의 실수 성분이고, Im_l,m은 l번째 타임 슬롯의 m번째 심볼의 허수 성분이고, Re_l-1,m은 l-1번째 타임 슬롯의 m번째 심볼의 실수 성분이고, Im_l-1,m은 l-1번째 타임 슬롯의 m번째 심볼의 허수 성분이다.

수신된 심볼에 썩인 잡음 성분이 가우션 분포를 갖고 있다고 한다면, 가우션 분포의 평균은 0이 되므로, 상기 수학식 4와 같이 이산 합으로 나타낼 수 있는 것이다.

만약, 정확한 동기에서 복원되어 그 값이 +1 혹은 -1을 갖게 되었다면, l 타임 슬롯의 m번째 심볼과 l-1 타임 슬롯의 m번째 심볼을 추출하여 각 심볼의 절대값을 구하여 그 차를 합산한 SYNC 값은 0이 될 것이고, 동기가 벗어난 경우라면 SYNC 값은 0이 아님이 분명하다.

이어서, 도 4는 본 발명에 따른 OFDM 수신 시스템에 대한 블록도로서, 본 발명은 메모리(41)와, 직렬/병렬 변환부(42), FFT칩(43), 병렬/직렬 변환부(44), 동기 검출부(45), 제어부(46)로 구성되어 있다.

상기 메모리(41)는 OFDM 수신 신호를 입력받아 저장하고, 상기 직렬/병렬 변환부(42)는 상기 메모리(41)로부터 출력된 복소 심볼열을 입력받아 타임 슬롯단위인 N개의 복소 심볼로 병렬 변환하여 출력한다.

상기 FFT 칩(43)은 상기 병렬로 출력된 N개의 복소 심볼을 입력받아 복소 심볼의 첫 번째 비트는 실수 성분으로, 두 번째 비트는 허수 성분으로하여 FFT 처리하여 출력한다.

상기 병렬/직렬 변환부(44)는 상기 FFT 처리된 N개의 복소 심볼을 입력받아 직렬로 변환하여 출력한다.

상기 동기 검출부(45)는 상기 병렬/직렬 변환부(44)로부터 출력된 심볼이 송신측의 타임 슬롯과 동일한 것인지 판단하여 동기 검출신호(SYNC)를 출력한다.

상기 제어부(46)는 상기 동기 검출부(45)의 동기 검출신호(SYNC)에 따라 상기 메모리(41)에 저장된 심볼의 출력순서를 제어한다.

여기서, 상기 동기 검출신호(SYNC)는 수신 시스템의 뒷단에 연결된 디코딩부에 전달되어 정확한 동기에서 FFT변환이 수행된 심볼일 때만 디코딩하도록 알리는 역할을 한다.

이어서, 상기와 같이 구성되는 본 발명의 작용 및 효과를 자세히 설명한다.

상기 수학식 4를 적용한 동기 검출부(45)가 도 5에 도시되어 있으며, 동기 검출부(45)는 제 1 절대값 계산기(51)와, 제 1 시프트레지스터(52), 제 2 절대값 계산기(53), 제 2 시프트레지스터(54), 제 1 가산기(56), 감산기(57), 제 3 가산기(58), 업-다운 카운터(59), D플립플롭(60)으로 구성되어 있다.

상기 제 1 절대값 계산기(51)는 복소 심볼의 첫 번째 비트인 실수 성분 Re_l의 절대값을 구하여 출력하고, 상기 제 1 시프트레지스터(52)는 상기 제 1 절대값 계산기(51)의 출력을 N 클럭 지연 시켜 Re_l-1출력한다.

상기 제 2 절대값 계산기(53)는 복소 심볼의 두 번째 비트인 허수 성분 Im_l의 절대값을 구하여 출력하고, 상기 제 2 시프트레지스터(54)는 상기 제 1 절대값 계산기(53)의 출력을 N 클럭 지연 시켜 Im_l-1출력한다.

상기 제 1 가산기(55)는 상기 제 1 절대값 계산기(51)의 출력 Re_l과 상기 제 2 절대값 계산기(52)의 출력 Re_l-1을 덧셈연산하여 출력한다.

상기 제 2 가산기(56)는 상기 제 1 시프트레지스터(52)의 출력 Re_l과 상기 제 2 시프트레지스터(54)의 출력 Re_l-1을 덧셈연산하여 출력한다.

상기 감산기(57)는 상기 제 1 가산기(55)의 출력과 상기 제 2 가산기(56)의 출력을 뺄셈연산하여 출력한다.

상기 제 3 가산기(58)는 상기 감산기(57)의 출력과 상기 D플립플롭(60)으로부터 피드백 입력되는 값을 덧셈연산하여 다시 상기 D 플립플롭(60)으로 출력한다.

상기 업-다운 카운터(59)는 비트 클럭에 동기되어 타임 슬롯의 심볼 수를 카운팅하는 것으로, 0부터 N-1까지 카운팅하여, 타임 슬롯마다 상기 D플립플롭(60)을 클리어 시키는 역할을 한다.

이제, 동기가 맞지 않게 FFT처리된 경우를 예를 들어 동기 검출하는 과정을 설명하고자 한다.

우선, 송신측에서 신호의 크기가 +1 혹은 -1를 갖는 2N개의 정보 신호가 첫 번째 비트는 실수 성분, 두 번째 비트는 허수 성분으로하여 N개의 복소 심볼을 이루고, 상기 N개의 복소 심볼을 하나의 타임 슬롯으로하여 IFFT 처리하고, 직렬변환하여 OFDM송신 신호를 전송한다.

수신측에서는 타임 슬롯의 첫 번째 심볼부터 FFT 하게 되면, +1 혹은 -1 크기를 갖는 원래 정보 신호를 얻을 수 있으나, 타임 슬롯의 첫 번째 심볼이 아닌 다른 심볼부터 FFT처리하게 되면, 원래 정보 신호크기와는 다른 크기의 신호를 얻는다.

이제, 도 4 와 도 5를 참조하여 동기 신호를 삽입하지 않고, 동기를 획득하는 과정을 설명하고자 한다.

상기 메모리(41)는 OFDM수신 신호를 입력받아 저장한 다음, 상기 제어부(46)의 제어신호에 따라 N개의 복소 심볼을 상기 직렬/병렬 변환부(42)로 출력하여 N개의 복소 심볼로 병렬 변환하여 상기 FFT 칩(43)으로 출력한다.

상기 FFT 칩(43)은 상기 병렬로 출력된 N개의 복소 심볼을 입력받아 복소 심볼의 첫 번째 비트는 실수 성분으로, 두 번째 비트는 허수 성분으로하여 FFT 처리하여 출력하고, 상기 병렬/직렬 변환부(44)는 상기 FFT 처리된 N개의 복소 심볼을 입력받아 직렬로 변환하여 출력한다.

여기서, 동기가 맞지 않게 FFT처리된 경우를 예를 들어 동기 검출하는 과정을 설명하고자 한다.

송신측의 전송 스트림 :

X_0,0

X_0,1

X_0,2

…

X_0,N-2

X_0,N-1

X_1,0

X_1,1

X_1,2

X_1,3

X_1,4

…

X_1,N-1

…

송신측에서 IFFT 처리된 전송 심볼 X_l,m은 실수 성분을 나타내는 비트와 허수 성분을 나타내는 비트로 이루어진 복소 심볼이다.

0번째 타임 슬롯의 전송 심볼 X_0,0∼ X_0,N-1부터 2번째 타임 슬롯의 전송 심볼 X_1,0∼ X_1,N-1의 전송도중 X_0,0∼ X_0,1두 심볼이 유실되어 수신측에 X_0,2부터 전송되었다면, 수신측은 N개의 복소 심볼 즉, X_0,2∼ X_1,1을 한 타임 슬롯으로하여 FFT처리하고, X_1,2,∼ X_2,1을 한 타임 슬롯으로하여 FFT처리하여 이를 다시 직렬로 변환하여 출력한다.

비트 단위로 출력되는 전송 심볼은 실수 성분에 해당하는 첫 번째 비트는 제 1 절대값 계산기(51)로 입력되고, 허수 성분에 해당하는 두 번째 비트는 제 2 절대값 계산기(53)로 입력되어 절대값 계산되어진 후, 각각의 절대값은 N개의 시프트레지스터(52, 54)로 입력되어 진다.

1번째 타임 슬롯의 2번째 심볼이 입력될 때 상기 시프트레지스터(52, 54)에서는 N클럭 지연되어 출력된 0번째 타임 슬롯의 2번째 심볼이 출력되고, 상기 제 1 가산`기(55)와 제 2 가산기(56)를 통해 두 심볼의 절대값을 구하고, 상기 감산기(57)에서 두 절대값의 차를 계산한다.

계속해서 N개의 심볼까지 두 심볼의 절대값을 구하여 그 차를 제 3 가산기(58)를 통해 합산한 값인 동기 검출 신호(SYNC)를 상기 제어부(46)로 출력한다.

상기 제어부(46)에서는 상기 동기 검출 신호(SYNC)를 입력받아 0이 아님을 판단하여 상기 메모리(41)에 저장된 0번째 타임 슬롯의 3번째 심볼부터 N개의 심볼을 한 타임 슬롯으로 삼아 FFT 처리하도록 제어한다.

FFT 처리되어 직렬 변환된 0번째 타임 슬롯의 3번째 심볼부터 1번째 타임 슬롯의 2번째 심볼에 대해서도 상기 동기 검출부(45)의 검사 결과 역시 상기 동기 검출 신호(SYNC)값은 0이 되지 않을 것이고, 상기 제어부는 다시 0번째 타임 슬롯의 4번째 심볼부터 1번째 타임 슬롯의 3번째 심볼을 한 타임 슬롯으로하여 FFT변환하도록 한다.

이와 같은 동작을 반복하여 1번째 타임 슬롯의 첫 번째 심볼부터 마지막 심볼까지를 한 타임 슬롯으로하여 FFT처리된 신호는 상기 동기 검출부(45)의 검사 결과 동기 검출 신호(SYNC)값이 0이 되어, 정확한 동기가 검출되고, 상기 동기 검출신호는 다음단에 연결된 디코딩부로 전달되어 정확한 동기에서 FFT변환이 수행된 심볼일 때만 디코딩하도록 알리는 역할을 한다.

이상에서 설명한 바와 같이, 동기 신호를 타임 슬롯마다 삽입하는 방식 대신 정보 신호만을 IFFT처리하여 송신한 OFDM신호를 메모리에 저장해두고, 타임 슬롯 크기 만큼의 심볼들을 FFT처리하여 상기 동기 검출 신호(SYNC)가 0이 될 때까지 추적하여 정확한 동기에서 복원된 신호를 획득할 수 있도록하여, 동기 신호가 차지하는 상당한 부채널로 인해 채널과 시스템 구현상의 어려움을 해결하는 효과가 있다.

Claims

동기 신호를 따로 삽입하지 않고, 정보 신호만을 고속 퓨리에 역변환(IFFT)시켜 OFDM신호를 전송하고 이를 수신한 수신 시스템에서 고속 퓨리에 변환(FFT)시킨 신호를 이용하여 동기를 검출해내는 직교 주파수 분할 다중 수신 시스템에 있어서,

OFDM 수신 신호를 입력받아 저장하는 메모리(41)와;

상기 메모리(41)로부터 출력된 복소 심볼열을 입력받아 타임 슬롯단위인 N개의 복소 심볼로 병렬 변환하여 출력하는 직렬/병렬 변환부(42);

상기 병렬로 출력된 N개의 복소 심볼을 입력받아 복소 심볼의 첫 번째 비트는 실수 성분으로, 두 번째 비트는 허수 성분으로하여 FFT 처리하여 출력하는 FFT 칩(43);.

상기 FFT 처리된 N개의 복소 심볼을 입력받아 직렬로 변환하여 출력하는 병렬/직렬 변환부(44);

상기 병렬/직렬 변환부(44)로부터 출력된 심볼이 송신측의 타임 슬롯과 동일한 것인지 판단하여 동기 검출신호(SYNC)를 출력하는 동기 검출부(45) 및;

상기 동기 검출부(45)의 동기 검출신호(SYNC)에 따라 상기 메모리(41)에 저장된 심볼의 출력순서를 제어하는 제어부(46)를 포함하여 구성된 직교 주파수 분할 다중 수신 시스템.
제 1 항에 있어서, 상기 동기 검출부(45)는

복소 심볼의 첫 번째 비트인 실수 성분 Re_l의 절대값을 구하여 출력하는 제 1 절대값 계산기(51)와;

상기 제 1 절대값 계산(51)의 출력을 N 클럭 지연 시켜 Re_l-1출력하는 제 1 시프트레지스터(52);

복소 심볼의 두 번째 비트인 허수 성분 Im_l의 절대값을 구하여 출력하는 제 2 절대값 계산기(53);

상기 제 1 절대값 계산기(53)의 출력을 N 클럭 지연 시켜 출력하는 제 2 시프트레지스터(54);

상기 제 1 절대값 계산기(51)의 출력과 상기 제 2 절대값 계산기(52)의 출력을 덧셈연산하여 출력하는 제 1 가산기(55);

상기 제 1 시프트레지스터(52)의 출력과 상기 제 2 시프트레지스터(54)의 출력을 덧셈연산하여 출력하는 제 2 가산기(56);

상기 제 1 가산기(55)의 출력과 상기 제 2 가산기(56)의 출력을 뺄셈연산하여 출력하는 감산기(57);

상기 감산기(57)의 출력과 피드백 입력되는 값을 덧셈연산하여 출력하는 제 3 가산기(58);

비트 클럭에 동기되어 타임 슬롯의 심볼 수를 카운팅하는 것으로, 0부터 N-1까지 카운팅하는 업-다운 카운터(59) 및; 상기 제 3 가산기(58)의 출력을 입력받아 다시 상기 제 3 가산기(58)로 피드백 출력함과 더불어, 상기 업-다운 카운터(58)에 의해 타임 슬롯 주기마다 클리어되는 D플립플롭(60)으로 구성되는 것을 특징으로 하는 직교 주파수 분할 다중 수신 시스템.