KR100195214B1 - Semiconductor device and its fabrication method - Google Patents
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Abstract
신규한 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 반도체기판의 액티브 영역에 형성된 소오스 및 드레인 영역 사이에, 그 양 측벽에 게이트 스페이서를 구비한 게이트전극이 형성된다. 제1 패드층은 게이트 스페이서에 의해 절연되어 게이트전극 사이의 드레인 영역에 접속된다. 스토리지노드 콘택용 플러깅 바아는 게이트전극 상에 적층된 제1 및 제2 층간 절연막과 게이트 스페이서에 의해 절연되며, 제1 및 제2 층간 절연막을 관통하여 소오스 영역에 접속된다. 비트라인은 그 상부 및 측벽에 비트라인 캡핑 절연막 및 비트라인 스페이서를 구비하고, 제1 층간 절연막을 관통하여 제1 패드층에 접속된다. 제2 패드층은 비트라인의 양 측면에 형성되며, 비트라인 스페이서에 의해 절연되어 스토리지노드 콘택용 플러깅 바아에 접속된다. 스토리지전극은 제2 패드층 상에 형성된다. 비트라인의 양 측면에 형성되는 제2 패드층에 의해 비트라인과 스토리지전극과의 단락을 근본적으로 방지할 수 있고, 평탄화된 표면을 얻을 수 있어 강유전체를 유전막으로 사용할 수 있다.A novel semiconductor memory device and a method of manufacturing the same are disclosed. Gate electrodes having gate spacers are formed on both sidewalls of the source and drain regions formed in the active region of the semiconductor substrate. The first pad layer is insulated by the gate spacer and is connected to the drain region between the gate electrodes. The plugging bar for the storage node contact is insulated by the first and second interlayer insulating layers and the gate spacer stacked on the gate electrode, and is connected to the source region through the first and second interlayer insulating layers. The bit line has a bit line capping insulating film and a bit line spacer on top and sidewalls thereof, and is connected to the first pad layer through the first interlayer insulating film. The second pad layer is formed on both sides of the bit line and is insulated by the bit line spacer and connected to the plugging bar for the storage node contact. The storage electrode is formed on the second pad layer. The second pad layer formed on both sides of the bit line can fundamentally prevent a short circuit between the bit line and the storage electrode, and obtain a flattened surface, so that a ferroelectric can be used as the dielectric film.
Description
제1도는 종래방법에 의한 반도체 메모리장치를 도시한 단면도.1 is a cross-sectional view showing a semiconductor memory device according to a conventional method.
제2도는 본 발명의 제1 실시예에 의한 반도체 메모리장치를 도시한 단면도.2 is a cross-sectional view showing a semiconductor memory device according to the first embodiment of the present invention.
제3도 내지 제11도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.3 through 11 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention.
제12도는 본 발명의 제2 실시예에 의한 반도체 메모리장치를 나타내는 단면도.12 is a cross-sectional view showing a semiconductor memory device according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체기판 12 : 소자분리영역10: semiconductor substrate 12: device isolation region
22 : 제1 층간절연막 24 : 제1 패드층22: first interlayer insulating film 24: first pad layer
26 : 제2 층간절연막26: second interlayer insulating film
28 : 스토리지노드 콘택용 플러깅 바아28: Plugging bar for storage node contacts
30 : 제1 절연막 31 : 비트라인30: first insulating film 31: bit line
34 : 제2 패드층 36 : 제2 절연막34: second pad layer 36: second insulating film
40 : 장벽 금속층 42 : 스토리지전극40: barrier metal layer 42: storage electrode
44 : 유전체막 46 : 플레이트전극44 dielectric film 46 plate electrode
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 스토리지노드와 비트라인과의 전기적 단락을 방지하고 강유전체 물질을 캐패시터의 유전체막으로 이용할 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device capable of preventing an electrical short between a storage node and a bit line and using a ferroelectric material as a dielectric film of a capacitor.
고집적 메모리 소자의 디자인 룰(Design Rule)은 1Mbit-급 DRAM(Dynamic Random Access Memory) 시대의 약 1㎛ 수준에서, Gbit-급 DRAM에서는 약 0.15 ㎛ 수준으로 작아지고 있다. 이에 따라, 실리콘에 대한 전기적인 접촉부인 콘택홀의 치수도 점차로 축소되고 있으며, 수직방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다.The design rule of the highly integrated memory device is decreasing from about 1 μm in the 1 Mbit-class dynamic random access memory (DRAM) era to about 0.15 μm in the Gbit-class DRAM. Accordingly, the size of the contact hole, which is an electrical contact portion for silicon, is gradually reduced, and the aspect ratio also tends to increase with the use of a three-dimensional capacitor structure in the vertical direction. The reduction of the contact hole diameter and the high aspect ratio are a great burden for the subsequent photolithography process.
이러한 디자인 룰은 공정한계를 나타내는 인자가 되는데 디프-서브마이크론(deep submicron) 디자인 룰에서의 정렬 공차(align tolerance)는 소자의 치명적인 실패(fail)를 결정하는 주된 요인이 되고 있다.This design rule becomes a factor of fair limit. Alignment tolerance in deep submicron design rules is a major factor in determining a device's fatal failure.
특히, DRAM에서의 기술변화는 한정된 단위면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택 또는 트랜치 캐패시터 구조로 변화되어 왔다. 한편, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(FIN)형 캐패시터 등으로 면적을 증대시키기 위한 구조로 기술변화가 이루어져 오고 있다.In particular, technological changes in DRAMs have concentrated all efforts to increase capacitance in a limited unit area, and thus have been changed from an initial planar cell capacitor structure to a stack or trench capacitor structure. On the other hand, even in the stack capacitor structure, technological changes have been made to the structure for increasing the area such as a cylindrical capacitor or a fin (FIN) capacitor.
이러한 기술 변화를 공정순서 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under bit-line) 구조에서 비트라인 형성 후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다.In view of the process order, the change from the CUB (Capacitor Under Bit-line) structure in which the capacitor is formed before the formation of the bit line has been changed from the Capacitor Over Bit-line (COB) structure in which the capacitor is formed after the bit line formation.
상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 셀의 캐패시턴스를 증대시키는데 우수한 장점을 갖는다. 반면에, COB 구조는 게이트와 비트라인 및 층간절연막이 적층되어 있어 스토리지노드와 트랜지스터의 소오스영역을 전기적으로 접속시키기 위한 매몰콘택홀(buried contact; 이하 BC라 한다)을 형성하기가 어렵다. 또한, 상기 BC와 비트라인과의 스페이스 마진이 부족하여 스토리지노드용 콘택(BC)과 비트라인과의 전기적 단락이 유발되었다.Since the COB structure forms the capacitor after the bit line is formed, compared to the CUB structure, the COB structure is capable of forming a capacitor regardless of the bit line process margin, and thus has an excellent advantage in increasing the capacitance of the cell in a limited area. On the other hand, in the COB structure, since the gate, the bit line, and the interlayer insulating film are stacked, it is difficult to form a buried contact hole (hereinafter referred to as BC) for electrically connecting the storage node and the source region of the transistor. In addition, the lack of space margin between the BC and the bit line caused an electrical short between the storage node contact BC and the bit line.
이에 따라, 본 출원인 (발명인: 이 규필) 은 상기한 BC와 비트라인과의 전기적 단락을 방지할 수 있는 새로운 구조의 DRAM 셀 및 그 제조방법을 제시하였고, 이를 대한민국 특허 출원번호 제95-17159호로 출원하였으며 현재 특허청에 계속중이다. 이 구조를 제1도를 참조하여 설명하고자 한다.Accordingly, the present applicant (inventor: Lee Gyu-pil) proposed a DRAM cell having a new structure and a method of manufacturing the same, which can prevent the electrical short between the BC and the bit line, which is referred to as Korean Patent Application No. 95-17159. Filed in and continuing with the Patent Office. This structure will be described with reference to FIG.
제1도를 참조하면, 주표면을 갖는 반도체기판(100)은 액티브영역과 소자분리영역(105)으로 구분된다. 메모리셀의 트랜지스터는 상기 반도체기판(100) 중에 형성된 한쌍의 소오스 및 드레인 영역()과 상기 한쌍의 소오스 및 드레인 영역(118,119) 사이의 기판(118,119)상에 형성된 워드라인용 게이트전극(115,116)을 구비한다. 비트라인(150)과의 콘택을 위한 패드층(130)은 게이트 스페이서(120)에 의해 절연되어 상기 워드라인(115,116) 사이의 드레인 영역(119)에 접속된다. 스토리지노드 콘택용 플러깅 바아(pluging bar)(140)는 상기 게이트 스페이서(120)와 제1, 제2 층간 절연막(125,135) 및 질화막(136)에 의해 절연되어 상기 질화막(136), 상기 제2 및 제1 층간절연막(135,125)을 관통하여 상기 워드라인(115,116) 사이의 소오스 영역(118)에 접속된다. 상기 비트라인 콘택용 패드층(130)과 스토리지노드 콘택용 플러깅 바아(140)의 상부에 위치한 비트라인(150)은 상기 질화막(136) 및 제2 층간절연막(135)의 일부를 관통하여 상기 패드층(130)에 접속하며, 캐패시터의 스토리지전극(160)은 상기 비트라인(150)에 의해 자기정렬(self align)되어 상기 플러깅 바아(140)에 직접 접속된다.Referring to FIG. 1, a semiconductor substrate 100 having a main surface is divided into an active region and an isolation region 105. The transistor of the memory cell may include a pair of source and drain regions () formed in the semiconductor substrate 100 and a word line gate electrodes 115 and 116 formed on the substrates 118 and 119 between the pair of source and drain regions 118 and 119. Equipped. The pad layer 130 for contacting the bit line 150 is insulated by the gate spacer 120 and is connected to the drain region 119 between the word lines 115 and 116. A plugging bar 140 for a storage node contact is insulated by the gate spacer 120 and the first and second interlayer insulating layers 125 and 135 and the nitride layer 136 to form the nitride layer 136, the second and second layers. The first interlayer insulating layer 135 and 125 penetrates to the source region 118 between the word lines 115 and 116. The bit line 150 disposed on the bit line contact pad layer 130 and the storage node contact plugging bar 140 penetrates through the portions of the nitride layer 136 and the second interlayer insulating layer 135. The storage electrode 160 of the capacitor is self-aligned by the bit line 150 to be directly connected to the plugging bar 140.
상술한 구조의 DRAM 셀에 의하면, 비트라인을 패터닝하기 이전에 스토리지노드와의 접속을 위한 BC 공정을 먼저 수행함으로써, 비트라인 형성공정의 디자인 룰에 관계없이 BC 공정을 수행할 수 있다. 따라서, 콘택홀의 직경 감소 및 종횡비의 증가에 따른 BC 공정의 난점들을 개선할 수 있다. 또한, 스토리지노드 콘택용 플러깅 바아 및 비트라인 콘택용 패드층이 서로 다른 단차에서 별도의 사진식각 공정을 통해 형성됨으로써, 상기 플러깅 바아와 패드층 간의 스트링거(stringer)나 브리지(bridge)현상을 방지할 수 있다.According to the DRAM cell having the above-described structure, the BC process can be performed regardless of the design rule of the bit line forming process by first performing the BC process for connecting to the storage node before patterning the bit line. Accordingly, it is possible to improve the difficulties of the BC process due to the decrease in the diameter of the contact hole and the increase in the aspect ratio. In addition, the plugging bar for the storage node contact and the pad line for the bit line contact are formed through a separate photolithography process at different steps, thereby preventing a stringer or bridge between the plugging bar and the pad layer. Can be.
통상적으로, 메모리셀 어레이에 비트라인을 형성할 때는, 코어회로나 주변회로 영역에도 비트라인용 도전층을 이용하여 로컬 컨넥터(local connector)를 형성한다. 그러나, 상술한 DRAM 셀 구조에서는, 높은 메모리셀 단차와 식각선택비의 부족으로 인해 동일한 비트라인용 도전층을 이용하여 메모리셀 어레이와 코어회로 또는 주변회로 영역의 배선공정을 실현할 수 없다는 문제가 있다. 또한, 높아진 스토리지전극의 단차로 인해 후속 금속배선 공정이 어렵게 된다.In general, when forming a bit line in the memory cell array, a local connector is formed in the core circuit or the peripheral circuit region by using the bit line conductive layer. However, in the DRAM cell structure described above, there is a problem that the wiring process of the memory cell array and the core circuit or the peripheral circuit region cannot be realized by using the same bit line conductive layer due to the high memory cell step and lack of etching selectivity. . In addition, the height of the storage electrode becomes difficult due to the subsequent metallization process.
통상적으로, 캐패시터의 유전체 물질로 실리콘산화막이나 실리콘질화막을 단일구조 또는 적층구조의 조합으로 사용하여 왔다. 상기 물질들은 스토리지노드의 형태에 관계없이 단차도포성(step coverage)이 우수하여 종횡비가 큰 경우에도 막질 형성에 무리가 없었다. 그러나, 메모리 소자의 고집적화에 따라 캐패시터의 영역이 점차 작아질 수 밖에 없으므로, 고용량의 캐패시턴스를 확보하기 위해서는 기존의 유전체 물질대신 PZT 또는 BST와 같이 고유전상수를 갖는 강유전체(ferroelectric) 물질이 사용되어야 한다. 이러한 물질을 억제하기 위해 기본적으로 스토리지노드나 플레이트노드와의 반응을 억제하기 위해 기본적으로 스토리지노드나 플레이트노드를 금속 또는 금속화합물 계통의 막으로 형성하여야 한다. 그러나 이러한 금속계통의 전극을 식각할 때, 현 식각장비로는 수직식각이 어려워 노드와 노드 사이의 스페이스가 0.1㎛ 이하로 유지되어야 하는 고집적 DRAM 셀에서는 스토리지노드의 높이가 높아지면 노드 브리지가 유발된다. 이에 따라, 강유전체 물질을 유전체막으로 사용하고자 하는 경우는, 스토리지노드의 형성공정 및 유전체막과 플레이트노드의 증착공정을 용이하게 진행할 수 있도록 평탄화된 표면이 요구된다.Typically, a silicon oxide film or a silicon nitride film has been used as a single structure or a combination of stacked structures as a dielectric material of a capacitor. The materials have excellent step coverage regardless of the shape of the storage node, and thus, even when the aspect ratio is large, the formation of the film quality was unreasonable. However, due to the high integration of the memory device, the area of the capacitor is inevitably reduced, so that a ferroelectric material having a high dielectric constant such as PZT or BST should be used to secure a high capacitance. In order to suppress these substances, basically, the storage node or plate node should be formed as a metal or metal compound based film to suppress the reaction with the storage node or plate node. However, when etching such a metal-based electrode, in a high-density DRAM cell where vertical etching is difficult with current etching equipment and the space between nodes must be kept below 0.1 μm, a node bridge is induced when the height of the storage node is increased. . Accordingly, when the ferroelectric material is to be used as the dielectric film, a planarized surface is required to facilitate the process of forming the storage node and the process of depositing the dielectric film and the plate node.
본 발명의 목적은 스토리지노드와 비트라인과의 단락실패(short fail)를 근본적으로 해결하고, 강유전체 물질을 캐패시터의 유전체막으로 이용할 수 있는 반도체 메모리장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of fundamentally solving a short fail between a storage node and a bit line and using a ferroelectric material as a dielectric film of a capacitor.
본 발명의 다른 목적은 상기 반도체 메모리장치를 제조하는데 특히 적합한 반도체 메모리장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device which is particularly suitable for manufacturing the semiconductor memory device.
상기 목적을 달성하기 위하여 본 발명은, 소자분리 영역에 의해 분리된 반도체기판의 액티브 영역 상에 하나의 모스 트랜지스터와 하나의 캐패시터로 구성되는 메모리 셀을 복수개 구비한 반도체 메모리장치의 있어서, 상기 반도체기판의 액티브 영역에 형성된 소오스 및 드레인 영역; 상기 소오스 영역과 드레인 영역 사이의 상기 반도체기판 상에 형성되고 양 측벽에 게이트 스페이서를 구비한 게이트전극; 상기 게이트 스페이서에 의해 절연되어 상기 게이트전극 사이의 상기 드레인 영역에 접속되는 제1 패드층; 상기 게이트전극 상에 적층된 제1 및 제2 층간절연막과 상기 게이트 스페이서에 의해 절연되며, 상기 제1 및 제2 층간절연막을 관통하여 상기 소오스 영역에 접속되는 스토리지노드 콘택용 플러깅 바아; 그 상부 및 측벽에 비트라인 캡핑 절연막 및 비트라인 스페이서를 구비하고, 상기 재2 층간절연막을 관통하여 상기 제1 패드층에 접속되는 비트라인; 상기 비트라인의 양 측면에 형성되며, 상기 비트라인 스페이서에 의해 절연되며 상기 플러깅 바아에 접속되는 제2 패드층; 및 상기 제2 패드층 상에 형성되는 스토리지전극을 구비하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.In order to achieve the above object, the present invention provides a semiconductor memory device comprising a plurality of memory cells comprising one MOS transistor and one capacitor in an active region of a semiconductor substrate separated by an element isolation region. Source and drain regions formed in the active region of the substrate; A gate electrode formed on the semiconductor substrate between the source region and the drain region and having gate spacers on both sidewalls; A first pad layer insulated by the gate spacer and connected to the drain region between the gate electrodes; A plugging bar for a storage node contact which is insulated by the first and second interlayer insulating layers stacked on the gate electrode and the gate spacer and is connected to the source region through the first and second interlayer insulating layers; A bit line having a bit line capping insulating layer and a bit line spacer on upper and sidewalls thereof, the bit line passing through the second interlayer insulating layer and connected to the first pad layer; Second pad layers formed on both sides of the bit line and insulated by the bit line spacer and connected to the plugging bar; And a storage electrode formed on the second pad layer.
상기 스토리지전극은 금속 및 금속화합물 중의 어느 하나로 형성된 것이 바람직하다.The storage electrode is preferably formed of any one of a metal and a metal compound.
본 발명의 일 실시예에 의하면, 상기 제2 패드층과 상기 스토리지전극 사이에 형성된, 상기 제2 패드층과 상기 스토리지전극을 접속시키기 위한 콘택홀을 갖는 절연막을 더 구비할 수 있다.In example embodiments, the semiconductor device may further include an insulating layer formed between the second pad layer and the storage electrode and having a contact hole for connecting the second pad layer and the storage electrode.
상기 제1 패드층 및 비트라인은 상기 메모리셀을 구동시키는 주변회로 영역에서 금속 콘택홀의 종횡비를 개선시키기 위한 패드층으로 사용될 수 있다.The first pad layer and the bit line may be used as a pad layer to improve an aspect ratio of a metal contact hole in a peripheral circuit region for driving the memory cell.
본 발명의 다른 실시예에 의하면, 상기 비트라인은 제1 패드층 없이 상기 드레인 영역에 집적 접속되도록 T 자형으로 레이아웃될 수 있다. 또한, 상기 비트라인이 제1 패드층 없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 T자형으로 레이아웃할 수도 있다.According to another embodiment of the present invention, the bit line may be laid out in a T shape so as to be integrally connected to the drain region without the first pad layer. In addition, the active region may be laid out in a T shape so that the bit line may be directly connected to the drain region without the first pad layer.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체기판 상에 소자분리 공정에 의해 액티브 영역과 소자분리 영역을 형성하는 단계; 상기 반도체기판 상에 게이트절연막, 제1 도전층 및 제1 캡핑 절연막을 차례로 적층하고 패터닝하여 게이트전극을 형성하는 단계; 상기 게이트전극을 마스크로 이용한 이온주입 공정에 의해 상기 반도체기판에 소오스 및 드레인 영역을 형성하는 단계; 상기 게이트전극의 측벽에 게이트 스페이서를 형성하는 단계; 상기 결과물 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에, 상기 드레인 영역에 접속되는 제1 패드층을 형성하는 단계; 상기 결과물 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 및 제1 층간절연막을 식각하여 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 도전물질을 매몰한 후 에치백하여 상기 소오스 영역에 접속되는 스토리지노드 콘택용 플러깅 바아를 형성하는 단계; 상기 결과물 상에 제1 절연막을 형성하고, 상기 제1 절연막 및 제2 층간절연막을 패터닝하는 단계; 상기 결과물 상에 제2 도전층 및 제2 캡핑 절연막을 적층하고 패터닝하여, 상기 제1 패드층에 접속되는 비트라인을 형성하는 단계; 상기 비트라인의 측벽에 비트라인 스페이서를 형성하고, 상기 비트라인 및 비트라인 스페이서를 마스크로 이용한 식각공정을 실시하여 상기 스토리지노드 콘택용 플러깅 바아를 노출시키는 단계; 상기 비트라인의 측면에, 상기 비트라인 스페이서에 의해 절연되며 상기 스토리지노드 콘택용 플러깅 바아와 접속되는 제2 패드층을 형성하는 단계; 상기 결과물 상에 제2 절연막을 증착하고 상기 제2 패드층의 표면을 노출시키는 단계; 및 상기 결과물 상에 상기 제2 패드층에 접속되는 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a semiconductor device, comprising: forming an active region and an isolation region on a first conductive semiconductor substrate by an isolation process; Forming a gate electrode by sequentially stacking and patterning a gate insulating film, a first conductive layer, and a first capping insulating film on the semiconductor substrate; Forming a source and a drain region on the semiconductor substrate by an ion implantation process using the gate electrode as a mask; Forming a gate spacer on sidewalls of the gate electrode; Forming a first interlayer insulating film on the resultant product; Forming a first pad layer on the first interlayer insulating film, the first pad layer being connected to the drain region; Forming a second interlayer insulating film on the resultant product; Etching the second interlayer insulating film and the first interlayer insulating film to form a contact hole exposing the source region; Burying a conductive material in the contact hole and then etching back to form a plugging bar for a storage node contact connected to the source region; Forming a first insulating film on the resultant, and patterning the first insulating film and the second interlayer insulating film; Stacking and patterning a second conductive layer and a second capping insulating layer on the resultant to form a bit line connected to the first pad layer; Forming a bit line spacer on a sidewall of the bit line, and performing an etching process using the bit line and the bit line spacer as a mask to expose the plugging bar for the storage node contact; Forming a second pad layer on a side of the bit line, the second pad layer insulated by the bit line spacer and connected to the plugging bar for the storage node contact; Depositing a second insulating film on the resultant and exposing a surface of the second pad layer; And forming a storage electrode connected to the second pad layer on the resultant.
상기 게이트전극을 구성하는 제1 도전층은 불순물이 함유된 다결정실리콘과 금속 실리사이드가 적층된 구조로 형성한다. 상기 제1 캡핑 절연막은 실리콘산화막 및 실리콘질화막 중의 어느 하나로 형성한다. 상기 게이트 스페이서는 실리콘질화막으로 형성하는 것이 바람직하다.The first conductive layer constituting the gate electrode has a structure in which polycrystalline silicon and metal silicide containing impurities are stacked. The first capping insulating layer is formed of any one of a silicon oxide film and a silicon nitride film. The gate spacer is preferably formed of a silicon nitride film.
상기 제1 층간절연막은 유동성이 우수한 BPSG(Borophosphorus Silica Glass) 및 오존(O3)-TEOS 중의 어느 하나를 리플로우(reflow) 공정 또는 리플로우와 결합된 에치-백 공정으로 형성한다.The first interlayer insulating layer is formed of one of BPSG (Borophosphorus Silica Glass) and ozone (O 3 ) -TEOS having excellent fluidity by a reflow process or an etch-back process combined with a reflow.
상기 제1 패드층은 불순물이 포함된 다결정실리콘으로 형성한다.The first pad layer is formed of polycrystalline silicon containing impurities.
상기 제2 층간절연막은 오존(O3)-TEOS를 에치-백 및 기계화학적 연마(chemical mechanical polishing; 이하 CMP라 한다) 중의 어느 한 공정으로 형성한다.The second interlayer dielectric film forms ozone (O 3 ) -TEOS by one of etch-back and chemical mechanical polishing (hereinafter referred to as CMP).
상기 스토리지노드 콘택용 플러깅 바아는 불순물이 함유된 다결정실리콘, 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 장벽금속과 텅스텐이 적층된 이중층 중의 어느 하나로 형성한다.The plugging bar for the storage node contact is formed of one of polycrystalline silicon containing impurities, a single layer made of tungsten (W) having excellent conductivity, and a double layer in which a barrier metal and tungsten are laminated.
상기 비트라인은 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 장벽금속과 텅스텐이 적층된 이중층 중의 어느 하나로 형성한다.The bit line is formed of one of a single layer made of tungsten (W) having excellent conductivity and a double layer in which a barrier metal and tungsten are stacked.
상기 비트라인 스페이서와 제2 캡핑 절연막은 상기 제2 절연막과의 식각선택비가 우수한 물질로 형성한다.The bit line spacer and the second capping insulating layer may be formed of a material having an excellent etching selectivity with respect to the second insulating layer.
상기 제2 패드층은 불순물이 함유된 다결정실리콘으로 형성한다.The second pad layer is formed of polycrystalline silicon containing impurities.
본 발명의 일 실시예에 의하면, 상기 제2 절연막을 증착하고 상기 제2 패드층의 표면을 노출시키는 단계는, 상기 제2 패드층 간의 스페이스를 충분히 매립할 수 있을 정도의 두께로 제2 절연막을 증착하는 단계; 상기 제2 패드층 상에 상기 제2 절연막의 일부가 남도록, 상기 제2 절연막을 에치-백 하여 평탄화시키는 단계; 및 상기 제2 절연막의 일부를 식각하여 상기 제2 패드층의 표면을 노출시키는 콘택홀을 형성하는 단계로 이루어진다.According to an embodiment of the present invention, the depositing of the second insulating film and exposing the surface of the second pad layer may include forming the second insulating film with a thickness sufficient to fill a space between the second pad layers. Depositing; Etching and backing the second insulating film so that a portion of the second insulating film remains on the second pad layer; And etching a portion of the second insulating layer to form a contact hole exposing the surface of the second pad layer.
본 발명의 다른 실시예에 의하면, 상기 제2 절연막을 증착하고 상기 제2 패드층의 표면을 노출시키는 단계는, 상기 제2 패드층 간의 스페이스를 충분히 매립할 수 있을 정도의 두께로 제2 절연막을 증착하는 단계; 및 상기 제2 패드층의 표면이 노출될 때까지 상기 제2 절연막을 에치-백 하여 평탄화시키는 단계로 이루어진다.According to another embodiment of the present invention, the step of depositing the second insulating film and exposing the surface of the second pad layer, the second insulating film to a thickness sufficient to sufficiently fill the space between the second pad layer Depositing; And flattening by etching back the second insulating layer until the surface of the second pad layer is exposed.
상기 스토리지전극은 금속 및 금속화합물 중의 어느 하나로 형성하는 것이 바람직하다.The storage electrode is preferably formed of any one of a metal and a metal compound.
본 발명에 의하면, 비트라인의 양 측면에 제2 패드층을 형성하고 그 위에 스토리지노드를 형성함으로써, 비트라인과 스토리지노드와의 단락문제를 근복적으로 해결할 수 있다. 또한, 제2 패드층으로 그 상부 구조물을 평탄화시킬 수 있어 강유전체 물질을 유전체막으로 사용할 수 있다.According to the present invention, by forming the second pad layer on both sides of the bit line and forming a storage node thereon, a short circuit problem between the bit line and the storage node can be solved. In addition, since the upper structure can be planarized with the second pad layer, a ferroelectric material can be used as the dielectric film.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 제1 실시예에 의한 반도체 메모리장치를 나타내는 단면도이다.2 is a cross-sectional view showing a semiconductor memory device according to the first embodiment of the present invention.
제2도를 참조하면, 주표면을 갖는 반도체기판(10)은 액티브 영역과 소자분리 영역(12)으로 구분된다. 메모리셀의 트랜지스터는 상기 반도체기판(10) 중에 형성된 한쌍의 소오스 및 드레인 영역(n-)과 상기 한쌍의 소오스 및 드레인 영역(n-) 사이의 상기 기판(10) 상에 형성된 워드라인용 게이크전극(16,17)을 구비한다. 비트라인(31)과의 콘택을 위한 제1 패드층(24)은 게이트전극(16,17)의 측벽에 형성된 게이트 스페이서(19)에 의해 절연되어 상기 게이트전극(16,17) 사이의 드레인 영역에 접속된다. 스토리지노드 콘택용 플러깅 바아(28)는 상기 게이트 스페이서(19)와 제1 및 제2 층간절연막(22,26)에 의해 절연되어, 상기 제2 및 제1 층간절연막(26,22)을 관통하여 상기 게이트전극(16,17) 사이의 소오스 영역에 접속된다. 상기 비트라인 콘택용 제1 패드층(24) 상부에 위치한 비트라인(31)은 제1 절연막(30) 및 제2 층간절연막(26)의 일부를 관통하여 상기 제1 패드층(24)에 접속한다. 상기 비트라인(31)으로 그 상부 및 측벽에 비트라인 캡핑 절연막(32) 및 비트라인 스페이서(33)가 형성된다. 상기 비트라인(31)의 양 측면에는, 상기 비트라인 스페이서(33)에 의해 절연되어 상기 스토리지노드 콘택용 플러깅 바아(28)에 접속되는 제2 패드층(34)이 형성된다. 상기 제2 패드층(34) 상에는 티타늄(Ti) 또는 티타늄나이트라이드(TiN)과 같은 장벽 금속층을 개재하여 백금과 같은 금속이나 금속 화합물로 이루어진 캐패시터의 스토리지전극(42)이 형성된다. 상기 스토리지전극(42) 전면에는 PZT 또는 BST와 같은 강유전체 물질로 이루어진 유전체막(44) 및 금속이나 금속 화합물로 이루어진 플레이트전극(46)이 형성된다.Referring to FIG. 2, the semiconductor substrate 10 having the main surface is divided into an active region and an isolation region 12. The transistor of the memory cell includes a pair of source and drain regions formed in said semiconductor substrate (10) (n -) and the pair of source and drain regions (n -) gauge for a word line formed on the substrate 10 between the large Electrodes 16 and 17 are provided. The first pad layer 24 for contact with the bit lines 31 is insulated by the gate spacers 19 formed on the sidewalls of the gate electrodes 16 and 17 to drain regions between the gate electrodes 16 and 17. Is connected to. The plugging bar 28 for the storage node contact is insulated by the gate spacer 19 and the first and second interlayer insulating layers 22 and 26, and penetrates through the second and first interlayer insulating layers 26 and 22. The source region is connected between the gate electrodes 16 and 17. The bit line 31 positioned on the first pad layer 24 for the bit line contact penetrates through a portion of the first insulating layer 30 and the second interlayer insulating layer 26 to be connected to the first pad layer 24. do. The bit line capping insulating layer 32 and the bit line spacer 33 are formed on the bit line 31 and on the sidewalls of the bit line 31. On both side surfaces of the bit line 31, second pad layers 34 are insulated by the bit line spacer 33 and connected to the plugging bar 28 for the storage node contact. On the second pad layer 34, a storage electrode 42 of a capacitor made of a metal or a metal compound such as platinum is formed through a barrier metal layer such as titanium (Ti) or titanium nitride (TiN). A dielectric film 44 made of a ferroelectric material such as PZT or BST and a plate electrode 46 made of a metal or a metal compound are formed on the front surface of the storage electrode 42.
여기서, 메모리셀에 형성된 비트라인(31)과 제1 패드층(24)은 동일한 공정단계에서, 상기 메모리셀을 구동시키는 주변회로 영역 또는 코어회로 영역에서 금속 콘택홀의 종횡비를 개선시키기 위한 패드층으로 형성된다.Here, the bit line 31 and the first pad layer 24 formed in the memory cell are pad layers for improving the aspect ratio of the metal contact hole in the peripheral circuit area or the core circuit area for driving the memory cell in the same process step. Is formed.
제3도 내지 제11도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.3 through 11 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention.
제3도는 비트라인 콘택용 제1 패드층(24)을 형성하는 단계를 나타낸다. 먼저, 제1 도전형의 반도체기판(10)상에 소자분리 공정, 예를 들어 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정에 의해 소자분리 영역(12)을 형성하여 트랜지스터가 형성될 액티브 영역을 한정한다. 이어서, 상기 반도체기판(10) 상에 게이트절연막(14), 게이트용 도전층(16,17) 및 게이트 캡핑 절연막(18)을 순차적으로 적층한 후 패터닝하여 게이트전극을 형성한다. 상기 게이트전극은 불순물이 함유된 다결정실리콘(16)과 금속 실리사이드(17)가 적층된 폴리사이드(polycide) 구조로 형성된다. 상기 게이트 캡핑층 절연막(18)은 실리콘산화막 및 실리콘질화막 중의 어느 하나로 형성된다. 이어서, 상기 게이트전극(16,17)을 마스크로 사용한 이온주입 공정에 의해 n-소오스 및 드레인 영역을 형성한다. 결과물 전면에 절연물질을 증착한 후 이방성 식각하여 게이트 전극(16,17)의 측벽에 게이트 스페이서(19)를 형성한다. 상기 게이트 스페이서(19)는 실리콘질화막으로 형성하는 것이 바람직하다. 계속해서, 사진공정으로 주변회로 영역을 오픈시킨 후, 상기 게이트 스페이서(19)를 마스크로 한 이온주입 공정에 의해 n+및 p+소오스 및 드레인 영역을 형성한다.3 illustrates forming a first pad layer 24 for bit line contacts. First, an isolation region 12 is formed on a first conductive semiconductor substrate 10 by a device isolation process, for example, a shallow trench isolation (STI) process, to form an active region in which a transistor is to be formed. To qualify. Subsequently, the gate insulating film 14, the gate conductive layers 16 and 17, and the gate capping insulating film 18 are sequentially stacked on the semiconductor substrate 10, and then patterned to form a gate electrode. The gate electrode is formed of a polycide structure in which polycrystalline silicon 16 and metal silicide 17 containing impurities are stacked. The gate capping layer insulating layer 18 is formed of any one of a silicon oxide film and a silicon nitride film. Subsequently, n − source and drain regions are formed by an ion implantation process using the gate electrodes 16 and 17 as masks. An insulating material is deposited on the entire surface of the resultant, and then anisotropically etched to form gate spacers 19 on sidewalls of the gate electrodes 16 and 17. The gate spacer 19 is preferably formed of a silicon nitride film. Subsequently, after the peripheral circuit region is opened by the photolithography process, the n + and p + source and drain regions are formed by an ion implantation process using the gate spacer 19 as a mask.
이어서, 상기 결과물 전면에 절연막(20)을 형성하고, 그 위에 상기 트랜지스터의 게이트전극(16,17)이 충분히 피복될 수 있을 정도의 두께로 절연물질을 증착한 후 평탄화 공정을 실시하여 제1 층간절연막(22)을 형성한다. 상기 제1 층간절연막(22)의 평탄화 공정은 유동성이 우수한 글라스 물질, 예컨태 BPSG(Borophosphorus)나 O3-TEOS를 사용한 리플로우(reflow) 공정, 리플로우와 결합된 에치-백 공정 또는 CMP 공정을 이용한다. 다음에, 상기 결과물 전면에 도전물질, 예컨대 불순물이 함유된 다결정실리콘을 증착한 후 이를 패터닝하여 상기 드레인 영역에 접속되는 비트라인 콘택용 제1 패드층(24)을 형성한다. 이때, 상기 제1 패드층(24)은 주변회로 영역의 게이트전극, 소오스 및 드레인 영역 상에도 형성되어 후속 금속 콘택홀 형성시 종횡비를 개선시키는 로컬 컨넥터로서 작용한다.Subsequently, an insulating film 20 is formed on the entire surface of the resultant material, an insulating material is deposited to a thickness sufficient to cover the gate electrodes 16 and 17 of the transistor thereon, and then a planarization process is performed to form a first interlayer. The insulating film 22 is formed. The planarization process of the first interlayer dielectric layer 22 may include a glass material having excellent fluidity, for example, a reflow process using BPSG (Borophosphorus) or O 3 -TEOS, an etch-back process or a CMP process combined with reflow. Use Next, a polysilicon containing a conductive material such as an impurity is deposited on the entire surface of the resultant and then patterned to form a first pad layer 24 for a bit line contact connected to the drain region. In this case, the first pad layer 24 is also formed on the gate electrode, source and drain regions of the peripheral circuit region to serve as a local connector to improve the aspect ratio in the subsequent metal contact hole formation.
제4도는 스토리지노드 콘택용 플러깅 바아(28)을 형성하는 단계를 나타낸다. 상기 결과물 전면에 상기 제1 패드층(24)이 충분히 피복될 수 있을 정도의 두께로 절연물질을 증착한 후 평탄화 공정을 실시하여 제2 층간절연막(26)을 형성하는 단계를 나타낸다. 상기 제2 층간절연막(26)의 평탄화 공정으로는 유동성 물질을 이용한 리플로우 공정, 리플로우와 결합한 에치-백 공정, 또는 CMP 공정을 사용할 수 있다. 이어서, 사진식각 공정으로 상기 평탄화된 제2 층간 절연막(26) 및 제1 층간절연막(22)을 식각하여 트랜지스터의 n-소오스 영역을 노출시키는 제1 콘택홀(h1)을 형성한다. 상기 제1 콘택홀(h1)은 소오스 영역과 캐패시터의 스토리지노드를 접속시키는 역할을 하며, 실리콘질화막으로 이루어진 게이트 스페이서(19)에 자기정렬되어 형성될 수도 있다. 다음에, 상기 제1 콘택홀(h1)이 형성된 결과물 전면에, 상기 제1 콘택홀(h1)의 반경 이상의 두께로 도전물질, 예컨대 불순물이 함유된 다결정실리콘을 증착한 후, 전면 에치-백 또는 CMP 공정을 이용하여 상기 제1 콘택홀(h1)의 내부에만 도전물질을 남김으로써 스토리지노드 콘택용 플러깅 바아(28)를 형성한다. 상기 플러깅 바아(28)를 구성하는 도전물질로는 Gbit-급 DRAM에서 발생되는 제문제들, 예컨대, 콘택저항 및 전송 게이트 신뢰성 등을 고려하여 전도성이 우수한 텅스텐(W)으로 이루어진 단일층을 사용하거나 장벽금속(barrier metal)과 텅스텐이 적층된 이중층을 사용할 수 있다. 이때, 상기 장벽금속으로는 TiN 또는 Ti가 주로 사용된다.4 illustrates forming a plugging bar 28 for storage node contacts. A method of forming a second interlayer insulating film 26 by depositing an insulating material to a thickness sufficient to cover the first pad layer 24 on the entire surface of the resultant and then performing a planarization process. As the planarization process of the second interlayer insulating layer 26, a reflow process using a fluid material, an etch-back process combined with a reflow, or a CMP process may be used. Subsequently, the planarized second interlayer insulating layer 26 and the first interlayer insulating layer 22 are etched to form a first contact hole h1 exposing the n − source region of the transistor. The first contact hole h1 serves to connect the source region and the storage node of the capacitor, and may be formed to be self-aligned with the gate spacer 19 made of silicon nitride. Next, a polysilicon containing a conductive material, such as impurities, is deposited on the entire surface of the resultant surface in which the first contact hole h1 is formed, at a thickness greater than or equal to the radius of the first contact hole h1, and then the front etch-back or the like. The plugging bar 28 for the storage node contact is formed by leaving a conductive material only inside the first contact hole h1 using a CMP process. The conductive material constituting the plugging bar 28 may be a single layer made of tungsten (W) having excellent conductivity in consideration of problems occurring in Gbit-class DRAM, for example, contact resistance and transfer gate reliability. A double layer in which a barrier metal and tungsten are laminated may be used. At this time, TiN or Ti is mainly used as the barrier metal.
제5도는 비트라인(31)을 형성하는 단계를 나타낸다. 상기 플러깅 바아(28)가 형성된 결과물 전면에 제1 절연막(30)으로서, 예컨대 실리콘산화막이나 실리콘질화막을 형성한다. 상기 제1 절연막(30)은 플러깅 바아(28)와 후속 공정에서 형성될 비트라인(31)과의 단락을 방지하는 역할을 한다. 사진식각 공정으로 상기 제1 절연막(30) 및 제2 층간절연막(26)을 패터닝하여 비트라인 콘택을 위한 제2 콘택홀(h2)을 형성한다. 이때, 상기 제2 콘택홀(h2)을 주변회로 영역의 p+드레인 영역상에도 형성된다. 계속해서, 상기 제2 콘택홀(h2)이 형성된 결과물 상에 비트라인용 도전층(31) 및 절연막(32)을 순차적으로 형성한 후, 이를 사진식각 공정으로 패터닝함으로써, 그 상부에 캡핑 절연막(32)을 구비한 비트라인(31)을 형성한다. 이때, 주변회로 영역의 제2 콘택홀(h2)을 매립하게 되는 비트라인(31)은 후속 금속 콘택홀 형성시 종횡비 개선을 위한 로컬 컨넥터로 작용한다. 이어서, 상기 결과물 상에 절연물질, 예컨대 실리콘질화막을 500Å 정도의 두께로 증착한 후 이방성 식각함으로써, 상기 비트라인(31)의 양 측벽에 비트라인 스페이서(33)를 형성한다. 계속해서, 상기 비트라인 캡핑 절연막(32) 및 비트라인 스페이서(33)에 자기정렬되는 식각공정을 실시하여 상기 플러깅 바아(28)의 표면을 노출시킨다. 상기 식각공정시 마스크 역할을 하는 비트라인 캡핑 절연막(32)과 비트라인 스페이서(33)는 비트라인의 하부에 형성된 제1 절연막(30)과는 우수한 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 비트라인 캡핑 절연막(32)과 비트라인 스페이서(33)로 실리콘질화막을 사용하면, 제1 절연막(30)은 실리콘산화막으로 형성한다.5 shows the step of forming the bit line 31. A silicon oxide film or a silicon nitride film is formed as the first insulating film 30 on the entire surface of the resultant product in which the plugging bar 28 is formed. The first insulating layer 30 prevents a short circuit between the plugging bar 28 and the bit line 31 to be formed in a subsequent process. The first insulating layer 30 and the second interlayer insulating layer 26 are patterned by a photolithography process to form a second contact hole h2 for bit line contact. In this case, the second contact hole h2 is also formed on the p + drain region of the peripheral circuit region. Subsequently, the bit line conductive layer 31 and the insulating film 32 are sequentially formed on the resultant product on which the second contact hole h2 is formed, and then patterned by a photolithography process to thereby form a capping insulating film on the upper portion thereof. A bit line 31 having 32 is formed. In this case, the bit line 31 filling the second contact hole h2 of the peripheral circuit region serves as a local connector for improving aspect ratio when forming a subsequent metal contact hole. Subsequently, an insulating material, such as a silicon nitride film, is deposited on the resultant to a thickness of about 500 microseconds and then anisotropically etched to form bit line spacers 33 on both sidewalls of the bit line 31. Subsequently, an etching process of self-aligning the bit line capping insulating layer 32 and the bit line spacer 33 is performed to expose the surface of the plugging bar 28. The bit line capping insulating layer 32 and the bit line spacer 33 serving as a mask during the etching process may be formed of a material having an excellent etching selectivity with the first insulating layer 30 formed under the bit line. . When the silicon nitride film is used as the bit line capping insulating film 32 and the bit line spacer 33, the first insulating film 30 is formed of a silicon oxide film.
또한, 상기 비트라인(31)은 전도성이 우수한 텅스텐(W), 또는 실리사이드를 주로 사용하며, 장벽 금속층으로 수백Å의 TiN을 적층할 수도 있다.In addition, the bit line 31 mainly uses tungsten (W) or silicide having excellent conductivity, and may stack several hundreds of GHz TiN as a barrier metal layer.
제6도는 제2 패드층(34)을 형성하는 단계를 나타낸다. 상기 플러깅 바아(28)가 노출된 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착한 후, 이를 사진식각 공정으로 패터닝하여 상기 플러깅 바아(28)와 전기적으로 연결되는 제2 패드층(34)을 형성한다. 이때, 상기 제2 패드층(34)은 비트라인 캡핑 절연막(32)의 표면과 유사하거나 그보다 조금 낮게 형성하여 전체적인 단차가 증가하는 것을 억제하는 것이 바람직하다. 또한, 상기 제2 패드층(34)은 비트라인(31)의 양 측면에 형성되며 비트라인 스페이서(33)에 의해 절연되어 후속 공정에서 형성될 스토리지전극과 접속된다.6 shows forming the second pad layer 34. A second pad layer is electrically connected to the plugging bar 28 by depositing a polysilicon doped with a conductive material, such as impurities, on the entire surface of the exposed plugging bar 28 and patterning the same by photolithography. 34 is formed. In this case, the second pad layer 34 may be formed to be similar to or slightly lower than the surface of the bit line capping insulating layer 32 to suppress an increase in the overall step height. In addition, the second pad layer 34 is formed on both sides of the bit line 31 and insulated by the bit line spacer 33 to be connected to the storage electrode to be formed in a subsequent process.
제7도는 제2 절연막(36)을 형성하는 단계를 도시한다. 상기 제2 패드층(34) 전면에 제2 절연막(36)으로서, 예컨대 실리콘산화막을 제2 패드층(34) 간의 움푹 들어간 공간을 완전히 채울 수 있도록 증착한 후, 에치-백하여 그 전면을 평탄화시킨다. 상기 에치-백 공정은 상기 제2 절연막(36)이 제2 패드층(34)을 기준으로 소정 두께만큼 남게 될 때까지 진행한다.7 shows a step of forming the second insulating film 36. For example, a silicon oxide film is deposited on the entire surface of the second pad layer 34 so as to completely fill the space between the second pad layers 34, and then etched back to planarize the entire surface of the second pad layer 34. Let's do it. The etch-back process is performed until the second insulating layer 36 remains a predetermined thickness based on the second pad layer 34.
제8도는 장벽 금속층(40)을 형성하는 단계를 나타낸다. 사진식각 공정으로 상기 평탄화된 제2 절연막(36)을 식각함으로써, 상기 제2 패드층(34)의 표면을 노출시키는 제3 콘택홀(h3)을 형성한다. 상기 제3 콘택홀(h3)은 스토리지노드 콘택용 플러깅 바아(28)에 접속된 제2 패드층(34)과 후속 공정에서 형성될 스토리지전극을 전기적으로 연결시키는 역할을 한다. 이어서, 상기 제3 콘택홀(h3)이 형성된 결과물 상에 Ti 및 TiN 계통의 장벽 금속층(40)을 수백 Å의 두께로 형성한다. 상기 장벽 금속층(40)은 다결정실리콘으로 이루어진 제2 패드층(40)과 금속이나 금속 화합물로 형성될 스토리지전극과의 반응을 방지하는 역할을 한다.8 illustrates forming the barrier metal layer 40. By etching the planarized second insulating layer 36 by a photolithography process, a third contact hole h3 exposing the surface of the second pad layer 34 is formed. The third contact hole h3 serves to electrically connect the second pad layer 34 connected to the plugging bar 28 for storage node contact and the storage electrode to be formed in a subsequent process. Subsequently, a barrier metal layer 40 of Ti and TiN type 40 is formed to a thickness of several hundred micrometers on the resultant product in which the third contact hole h3 is formed. The barrier metal layer 40 prevents a reaction between the second pad layer 40 made of polycrystalline silicon and the storage electrode to be formed of a metal or a metal compound.
제9도는 스토리지전극(42)을 형성하는 단계를 나타낸다. 상기 장벽 금속층(40) 상에 금속 또는 금속 화합물, 예컨대 백금(Pt)은 1000∼3000Å 정도의 두께로 증착한 후, 그 위에 스토리지전극 패터닝을 위한 마스크층(도시되지 않음)으로 실리콘산화막을 증착한다. 사진식각 공정으로 상기 마스크층을 패터닝한 후, 이를 이용하여 그 하부의 금속 및 장벽 금속층(40)을 식각함으로써 스토리지전극(42)을 형성한다.9 illustrates forming the storage electrode 42. A metal or metal compound, such as platinum (Pt), is deposited on the barrier metal layer 40 to a thickness of about 1000 to 3000 microns, and then a silicon oxide layer is deposited on the barrier metal layer 40 as a mask layer (not shown) for storage electrode patterning. . After the mask layer is patterned by a photolithography process, the storage electrode 42 is formed by etching the metal and barrier metal layer 40 thereunder.
제10도는 캐패시터를 완성하는 단계를 나타낸다. 상기 스토리지전극(42) 전면에 BST나 PZT와 같은 강유전체를 증착하여 유전막(44)을 형성한 후, 그 위에 금속이나 금속 화합물, 예컨대 백금(46)을 1000Å 정도의 두께로 증착한다. 상기 금속층(46) 상에 TiN 또는 Ti와 같은 장벽 금속층(도시되지 않음) 및 불순물이 함유된 다결정실리콘층(48)을 순차적으로 적층함으로써, 다층 구조의 플레이트전극을 형성한다. 이와 같이 다층 구조의 플레이트전극을 형성하는 이유는, 백금과 같은 금속층 상에 직접 산화막과 같은 절연막을 증착할 경우 현 공정장비에서 오염(contaminance) 문제가 심각하게 야기되기 때문이다.10 shows a step of completing a capacitor. A dielectric film 44 is formed by depositing a ferroelectric such as BST or PZT on the storage electrode 42, and then depositing a metal or metal compound, for example, platinum 46, on the surface of the storage electrode 42. By sequentially stacking a barrier metal layer (not shown) such as TiN or Ti and a polysilicon layer 48 containing impurities on the metal layer 46, a plate electrode having a multilayer structure is formed. The reason for forming the plate electrode having a multi-layer structure is that when the insulating film such as an oxide film is directly deposited on a metal layer such as platinum, contamination problems are seriously caused in current process equipment.
제11도는 제1 내지 제3 금속 배선층(52,56,60)을 형성하는 단계를 나타낸다. 상기 캐패시터가 완성된 결과물 전면에 제3 층간절연막(50)을 형성한 후, 사진식각 공정을 주변회로 영역의 제3 층간절연막(50), 제2 절연막(36) 및 제2 층간절연막(26)을 식각함으로써, 주변 회로 영역의 비트라인(31)과 제1 패드층(24)을 노출시키는 제1 금속 콘택홀(h4)을 형성한다. 이어서, 상기 결과물 상에 금속을 증착하고 이를 패터닝하여 상기 제1 금속 콘택홀(h4)을 통해 주변회로 영역의 비트라인(31)과 제1 패드층(24)에 접속되는 제1 금속 배선층(52)을 형성한다. 이어서, 상기 결과물 전면에 제4 층간절연막(54)을 형성한 후, 이를 사진식각 공정으로 식각하여 상기 제1 금속 배선층(52)을 노출시키는 제2 금속 콘택홀(h5)을 형성한다. 상기 결과물 상에 금속을 증착하고 이를 패터닝하여 상기 제2 금속 콘택홀(h5)에 접속되는 제2 금속 배선층(56)을 형성한다. 계속해서, 상기 결과물 전면에 제5 층간절연막(58)을 형성한 후, 이를 사진식각 공정으로 식각하여 상기 제2 금속 배선층(56)을 노출시키는 제3 금속 콘택홀(h6)을 형성한다. 상기 결과물 상에 금속을 증착하고 이를 패터닝하여 상기 제3 금속 콘택홀(h6)에 접속되는 제3 금속 배선층(60)을 형성한다. 이와 같이 삼층 구조의 금속 배선층을 형성함으로써, 반도체 메모리소자를 완성한다.11 shows forming the first to third metal wiring layers 52, 56, and 60. After the third interlayer insulating film 50 is formed on the entire surface of the capacitor, the photolithography process is performed on the third interlayer insulating film 50, the second insulating film 36, and the second interlayer insulating film 26 in the peripheral circuit region. Is etched to form a first metal contact hole h4 exposing the bit line 31 and the first pad layer 24 in the peripheral circuit region. Subsequently, a first metal wiring layer 52 is deposited on the resultant material and patterned to be connected to the bit line 31 and the first pad layer 24 of the peripheral circuit region through the first metal contact hole h4. ). Subsequently, after the fourth interlayer insulating layer 54 is formed on the entire surface of the resultant, the fourth interlayer insulating layer 54 is etched to form a second metal contact hole h5 exposing the first metal interconnection layer 52. A metal is deposited on the resultant and patterned to form a second metal wiring layer 56 connected to the second metal contact hole h5. Subsequently, after the fifth interlayer insulating layer 58 is formed on the entire surface of the resultant, the third interlayer insulating layer 58 is etched by a photolithography process to form a third metal contact hole h6 exposing the second metal wiring layer 56. A metal is deposited on the resultant and patterned to form a third metal wiring layer 60 connected to the third metal contact hole h6. Thus, by forming the metal wiring layer of a three-layer structure, a semiconductor memory element is completed.
제12도는 본 발명의 제2 실시예에 의한 반도체 메모리 장치를 나타내는 단면도이다. 용이한 설명을 위해, 제1 실시예와 동일한 부분에 대해서는 동일 참조부호를 부여하였으며 그에 대한 설명은 생략하기로 한다.12 is a cross-sectional view illustrating a semiconductor memory device according to a second embodiment of the present invention. For ease of explanation, the same reference numerals are given to the same parts as in the first embodiment, and description thereof will be omitted.
제12도를 참조하면, 상술한 제1 실시예의 제3도 내지 제6도를 참조하여 설명한 공정들을 동일하게 진행한 후, 제2 패드층(34)이 형성된 결과물 전면에 제2 절연막(36)으로서, 예컨대 실리콘산화막을 제2 패드층(34) 간의 움푹 들어간 공간을 완전히 채울 수 있도록 증착한다. 이어서, 상기 제2 패드층(34)의 표면이 노출될 때까지 상기 제2 절연막(36)을 에치-백하여 그 전면을 평탄화시킨다. 계속해서, 상기 제2 패드층(34)이 노출된 결과물 전면에 Ti 또는 TiN 과 같은 장벽 금속층(40)을 형성한 후, 후속 공정들은 상술한 제1 실시예와 동일하게 진행한다.Referring to FIG. 12, after the processes described with reference to FIGS. 3 to 6 of the first embodiment are performed in the same manner, the second insulating layer 36 is formed on the entire surface of the resultant product on which the second pad layer 34 is formed. For example, a silicon oxide film is deposited to completely fill the space between the second pad layers 34. Subsequently, the entire surface of the second insulating layer 36 is etched back until the surface of the second pad layer 34 is exposed. Subsequently, after the barrier metal layer 40, such as Ti or TiN, is formed on the entire surface of the exposed result of the second pad layer 34, subsequent processes proceed in the same manner as in the first embodiment described above.
본 발명의 제2 실시예에 의하면, 제2 절연막(36)을 평탄화 시킬 때 제2 패드층(34)의 표면을 직접 노출시킴으로써, 제1 실시예에서와 같이 별도의 콘택홀을 형성하지 않더라도 스토리지전극(42)을 상기 제2 패드층(34)에 접속시킬 수 있다.According to the second embodiment of the present invention, when the second insulating film 36 is planarized, the surface of the second pad layer 34 is directly exposed, so that the storage may not be formed as in the first embodiment. An electrode 42 may be connected to the second pad layer 34.
또한 도시하지는 않았으나 본 발명의 또다른 실시예에 의하면, 비트라인과의 콘택을 위한 패드층 없이 비트라인의 레이아웃을 변경하거나 액티브 영역의 레이아웃을 변경함으로써 메모리소자의 제조방법을 단순화할 수 있다.Although not shown, according to another exemplary embodiment of the present invention, a method of manufacturing a memory device may be simplified by changing a layout of a bit line or a layout of an active region without a pad layer for contacting a bit line.
이를 구체적으로 설명하면, 비트라인용 콘택홀 형성시 사진식각 공정에서의 마진을 확보하기 위하여 별도의 패드층(상술한 제1 및 제2 실시예에서의 제1 패드층) 없이 드레인 영역에 직접 접속되도록 액티브 영역을 T 자형으로 레이아웃한다. 즉, 비트라인과의 콘택부위가 돌출되도록 액티브 영역을 배치하여 공정을 단순화 시킨 것이다.Specifically, in order to secure a margin in a photolithography process when forming a contact hole for a bit line, a direct connection to a drain region without a separate pad layer (the first pad layer in the first and second embodiments described above) is performed. The active area is laid out in a T shape as much as possible. That is, the process is simplified by disposing an active region so that the contact portion with the bit line protrudes.
본 실시예는 이에 한정되지 않으며, 다양하게 실시할 수 있다. 예를 들면, 액티브 영역의 모양은 기존의 일자형을 그대로 유지하면서, 그대신 비트라인의 콘택부위를 T 자형으로 변형하여 콘택 부위를 액티브 영역 측으로 돌출되도록 하여도 패드층 형성공정을 생략하면서 동일한 효과를 얻을 수도 있다.This embodiment is not limited to this, and can be implemented in various ways. For example, while the shape of the active region is maintained in the existing straight shape, it is possible to deform the contact portion of the bit line into a T-shape and to omit the pad layer forming process even if the contact region protrudes toward the active region. You can also get
이상 설면한 바와같이 본 발명에 의하면, 다음과 같은 효과를 발휘한다.As described above, according to the present invention, the following effects are obtained.
첫째, 비트라인의 양 측면에 제2 패드층을 형성하고 그 위에 스토리지노드를 형성함으로써, 비트라인과 스토리지노드와의 단락문제를 근본적으로 해결할 수 있다.First, by forming second pad layers on both sides of the bit line and forming a storage node thereon, a short circuit problem between the bit line and the storage node can be basically solved.
둘째, 비트라인의 양 측면에 형성된 제2 패드층에 의해 그 상부 구조물을 평탄화시킬 수 있으므로, 강유전체 물질과 금속 전극 사용으로 인해 유발될 수 있는 노드 브리지와 같은 문제가 발생하지 않는다. 따라서, 강유전체 물질을 유전체막으로 사용할 수 있어, 캐패시터의 높이를 크게 높이지 않고도 용이하게 패캐시턴스를 증가시킬수 있다.Secondly, since the upper structure can be planarized by the second pad layer formed on both sides of the bit line, there is no problem such as a node bridge that can be caused by the use of ferroelectric materials and metal electrodes. Therefore, the ferroelectric material can be used as the dielectric film, so that the capacitance can be easily increased without significantly increasing the height of the capacitor.
셋째, 메모리셀에 형성되는 비트라인과 제1 패드층을 동일한 공정 단계에서, 주변회로 영역 또는 코어 영역의 로컬 컨넥터로 형성할 수 있다. 따라서, 이러한 로컬 컨넥터로 형성할 수 있다. 따라서, 이러한 로컬 컨넥터를 콘택홀의 종횡비를 개선시킬 수 있는 패드층으로 이용할 수 있으므로, 캐패시터 이후에 형성되는 데이터 버스 및 전력공금 라인 접속용 콘택홀의 형성공정을 용이하게 진행할 수 있다.Third, the bit line and the first pad layer formed in the memory cell may be formed as local connectors of the peripheral circuit region or the core region in the same process step. Therefore, it can be formed by such a local connector. Therefore, since the local connector can be used as a pad layer to improve the aspect ratio of the contact hole, the process of forming the contact hole for connecting the data bus and the power supply line formed after the capacitor can be easily performed.
본 발명이 상술한 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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