KR100194805B1 - Digital Phase Difference Detector Using Frequency Deviation - Google Patents
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Abstract
본 발명은 디지틀 위상차 검출기에 관한 것으로, 주피수 편차를 이용한 디지틀 위상차 검출기를 제공하기 위하여, 시스템 클럭의 동기용 기준 클럭에 대한 주파수 편차 정보를 최대 허용 주파수 편차 범위내에서만 검출하고, 검출된 주파수 편차 정보가 유효한지 여부를 판별하여 최대 허용 주파수 편차내의 주파수 편차 정보와 해당 주파수 편차 정보의 유무효 신호만을 위상차 정보로 프로세서로 공급하도록 구성하여 디지틀 논리 소자만으로 회로의 구현이 가능하기 때문에 반도체 집적화가 가능하고, 계수기 하나로 주파수 편차와 주파수 편차의 방향을 동시에 검출할 수 있게 함으로써 회로의 구성이 간단히 간단하며, 위상차 정보량을 최소화시킴으로써 프로세서에 위상차 정보로 인한 과부하가 걸리는 것을 방지하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital phase difference detector. In order to provide a digital phase difference detector using a deviation of a main frequency, the frequency deviation information of a reference clock for synchronization of a system clock is detected only within a maximum allowable frequency deviation range, and the detected frequency deviation It is possible to determine whether the information is valid and to supply only the frequency deviation information within the maximum allowable frequency deviation and the invalid signal of the corresponding frequency deviation information to the processor as phase difference information so that the circuit can be implemented using only digital logic elements, thereby enabling semiconductor integration. In addition, the configuration of the circuit is simple by allowing the counter to simultaneously detect the direction of the frequency deviation and the frequency deviation, and by minimizing the amount of the phase difference information, the processor is prevented from being overloaded by the phase difference information.
Description
제1도는 본 발명에 따른 주파수 편차를 이용한 디지틀 위상차 검출 장치의 일실시예 블럭 구성도.1 is a block diagram of an embodiment of a digital phase difference detection apparatus using a frequency deviation according to the present invention.
제2도는 본 발명에 따른 주파수 편차를 이용한 디지틀 위상차 검출 장치의 동작 타이밍도.2 is an operation timing diagram of a digital phase difference detection apparatus using the frequency deviation according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 동기 기준 신호 발생기 2 : 래치 클럭 발생기1: Sync reference signal generator 2: Latch clock generator
3 : 주파수 편차 검출기 4 : 주파수 편차 유무효 판별기3: frequency deviation detector 4: frequency deviation validity discriminator
5 : 래치부5: Latch
본 발명은 전전자 교환기의 망동기 장치중 DP-PLL(Digital Processing-Phase Lock Loop) 클럭 동기 회로를 구성하는 주파수 편차를 이용한 디지틀 위상차 검출기에 관한 것이다.The present invention relates to a digital phase difference detector using a frequency deviation constituting a digital processing-phase lock loop (DP-PLL) clock synchronizing circuit in a network synchronizer device of an all-electronic exchanger.
종래의 주파수 성분을 이용한 디지틀 위상차 검출기는 주파수 정보 전부를 위상차 정보로 프로세서로 제공하여 통계 처리하는 방식을 사용하였는데, 이 방식은 시스템 클럭의 주파수가 증가하거나 고정도의 시스템 클럭이 요구되는 경우에 하드웨어 구성이 복잡해지고 과도한 위상차 정보의 통계 처리로 인하여 프로세서에 과부하가 걸리는 문제점이 있었다.Conventional digital phase difference detector using the frequency component provides the frequency information as the phase difference information to the processor to process the statistics, this method is a hardware configuration when the frequency of the system clock is increased or a high precision system clock is required Due to this complicated and excessive processing of the phase difference information, the processor is overloaded.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 시스템 클럭의 동기용 기준 클럭에 대한 주파수 편차 정보를 최대 허용 주파수 편차 범위내에서만 검출하고, 검출된 주파수 편차 정보가 유효한지 여부를 판별하여 최대 허용 주파수 편차내의 주파수 편차 정보와 해당 주파수 편차 정보의 유무효 신호만을 위상차 정보로 프로세서에 공급하므로써, 하드웨어 구성을 간소화하고 프로세서에 걸리는 부하를 현저하게 감소시킬 수 있는 디지틀 위상차 검출기를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and detects the frequency deviation information for the synchronization reference clock of the system clock only within the maximum allowable frequency deviation range, and whether the detected frequency deviation information is valid. It is possible to provide a digital phase difference detector that can simplify the hardware configuration and significantly reduce the load on the processor by discriminating and supplying only the frequency deviation information within the maximum allowable frequency deviation and the invalid signal of the corresponding frequency deviation information to the processor. The purpose is.
상기 목적을 달성하기 위하여 본 발명은, 외부로부터 동기용 기준 클럭과 시스템 클럭을 입력받아 시스템 클럭의 한주기 폭을 갖고 상기 동기용 기준 클럭의 한주기에 해당하는 주기를 갖는 동기 기준 신호를 발생하기 위한 동기 기준 신호 발생 수단; 상기 동기용 기준 클럭과 시스템 클럭을 입력받아 상기 동기용 기준 클럭의 한주기에 해당하는 주기를 갖고 상기 동기 기준 신호와 하강 천이 시점과 상기 동기 기준 신호의 하강 천이 시점 이전에 상기 시스템 클럭이 최종적으로 상승 천이하는 시점 사이에서 상승 천이하는 래치 클럭을 발생하기 위한 래치 클럭 발생수단; 상기 동기 기준 신호의 한주기 간격으로 상기 시스템 클럭의 갯수를 계수하여, 계수한 시스템 클럭의 갯수와 상기 동기 기준 신호의 한주기내에 존재하는 소정의 시스템 클럭의 갯수의 편차를 검출하여 출력하고, 검출한 주파수 편차의 방향을 나타내는 신호와 상기 계수시의 최상위 비트 신호를 출력하는 주파수 편차 검출 수단; 상기 주파수 편차 검출 수단으로부터 주파수 편차의 방향을 나타내는 신호와 상기 계수시의 최상위 비트를 입력받아, 상기 주파수 편차 검출 수단에 의해 검출된 주파수 편차가 유효한 것인지를 판별하여 판별 결과를 출력하는 주파수 편차 유무효 판별 수단; 및 상기 래치 클럭에 따라, 상기 주파수 편차 검출 수단에 의해 검출된 주파수 편차와 상기 주파수 편차의 방향을 나타내는 신호 및 상기 주파수 편차 유무효 판별 수단의 출력신호를 래치하여 위상차 정보를 외부로 출력하는 래치 수단을 포함한다.In order to achieve the above object, the present invention receives a synchronization reference clock and a system clock from the outside for generating a synchronization reference signal having a period of one system clock width and a period corresponding to one period of the synchronization reference clock. Synchronization reference signal generating means; The system clock is finally raised before receiving the synchronization reference clock and the system clock and having a period corresponding to one period of the synchronization reference clock, and before the falling transition time and the falling transition time of the synchronization reference signal. Latch clock generating means for generating a latch clock that rises and transitions between transition points; The number of the system clocks is counted at intervals of one period of the synchronization reference signal, and the deviation between the number of counted system clocks and the number of predetermined system clocks existing within one period of the synchronization reference signal is detected and output. Frequency deviation detecting means for outputting a signal indicating a direction of one frequency deviation and a most significant bit signal at the time of counting; The frequency deviation detection unit receives a signal indicating the direction of the frequency deviation from the frequency deviation detecting unit and the most significant bit at the time of counting, determines whether the frequency deviation detected by the frequency deviation detecting unit is valid, and outputs a discrimination result. Discriminating means; And latch means for latching a frequency deviation detected by the frequency deviation detecting means and a signal indicating a direction of the frequency deviation, and an output signal of the frequency deviation invalid / determining means according to the latch clock to output phase difference information to the outside. It includes.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 디지틀 위상차 검출 장치의 일실시예 블럭 구성도로서, 시스템 클럭에 따라 동기용 기준 클럭을 입력받아 동기 기준신호를 발생하기 위한 동기 기준 신호 발생기(1)와, 시스템 클럭에 따라 동기용 기준 클럭을 입력받아 래치 클럭을 발생하기 위한 래치 클럭 발생기(2)와, 시스템 클럭의 갯수의 주파수 편차를 검출하기 위한 주파수 편차 검출기(3)와, 주파수 편차 검출기(3)에 의해 검출된 시스템 클럭의 주파수 편차가 유효한지 판별하기 위한 주파수 편차 유무효 판별기(4), 래치 클럭 발생기(2)로부터 전달된 래치 클럭에 따라 주파수 편차 검출기(3)와 주파수 편차 유무효 판별기(4)의 출력신호를 래치하여 위상차 정보를 외부로 출력하는 래치부(5)를 구비한다.FIG. 1 is a block diagram of an embodiment of a digital phase difference detecting apparatus according to the present invention, and receives a synchronization reference clock according to a system clock to generate a synchronization reference signal. The latch clock generator 2 for receiving the synchronous reference clock to generate the latch clock, the frequency deviation detector 3 for detecting the frequency deviation of the number of system clocks, and the frequency deviation detector 3 accordingly. A frequency deviation invalidity discriminator 4 and a frequency deviation detector 3 and a frequency deviation invalidity discriminator 4 according to the latch clock transmitted from the latch clock generator 2 to determine whether the frequency deviation of the system clock is valid. And a latch unit 5 for latching an output signal of the "
동기 기준신호 발생기(1)는 일반적으로 잘 알려진 바와 같이 2개의 D-플립플롭과 부정논리곱게이트로 구성할 수 있는데, 참고적으로 이러한 내부 구성은 특허등록 제57815호(시스템 동기 회로 및 제어 방법) 등에 잘 개시되어 있다.The synchronization reference signal generator 1 may be composed of two D-flip flops and a negative logic gate, as is generally known. For reference, such an internal configuration is described in Korean Patent No. 57815 (System Synchronization Circuit and Control Method). And the like are well disclosed.
주파수 편차 검출기(3)는 2진 계수기로 구성된다.The frequency deviation detector 3 is composed of a binary counter.
주파수 편차 유무효 판별기(4)는 2개의 D-플립플롭과 부정논리곱게이트로 구성된다.The frequency deviation invalid validator 4 is composed of two D-flip flops and a negative logic gate.
상기한 바와 같은 구조를 갖는 본 발명에 따른 디지틀 위상차 검출 장치에 대한 동작을 상세하게 설명하면 다음과 같다.The operation of the digital phase difference detecting apparatus according to the present invention having the structure as described above will be described in detail as follows.
동기 기준 신호 발생기(1)는 외부로부터 동기용 기준 클럭과 시스템으로부터 시스템 클럭을 각각 입력받아 시스템 클럭의 한주기 폭에 해당하는 하강 구간을 갖고, 동기용 기준 클럭의 한주기에 해당하는 주기를 갖으며, 시스템 클럭이 하강 구간의 중앙에서 상승 천이하는 동작 타이밍을 갖는 동기 기준 신호를 발생시켜 출력한다.The synchronization reference signal generator 1 receives a synchronization reference clock from the outside and a system clock from the system, respectively, and has a falling period corresponding to one cycle width of the system clock, and has a period corresponding to one cycle of the synchronization reference clock. In addition, the system clock generates and outputs a synchronization reference signal having an operation timing of rising transition in the center of the falling section.
래치 클럭 발생기(2)는 외부로부터 동기용 기준 클럭과 시스템으로부터 시스템 클럭을 각각 입력받아 동기용 기준 클럭의 한주기에 해당하는 주기를 갖고, 상기 동기 기준 신호 발생기(1)가 출력하는 동기 기준 신호의 하강 천이 시점과 동기 기준 신호의 하강 천이 시점 이전에 시스템 클럭이 최종 상승 천이하는 시점 사이에서 상승 천이하는 동작 타이밍을 갖는 래치 클럭을 발생시켜 출력한다.The latch clock generator 2 receives a synchronization reference clock from the outside and a system clock from the system, respectively, and has a period corresponding to one period of the synchronization reference clock, and outputs the synchronization reference signal generated by the synchronization reference signal generator 1. A latch clock having an operation timing of rising transition between the falling transition point and the falling edge transition point of the synchronization reference signal is generated and output.
주파수 편차 검출기(3)는 시스템 클럭을 상기 2진 계수기의 클럭단자로 입력받고 동기 기준신호 발생기(1)로부터 동기 기준신호를 상기 2진 계수기의 로드(load) 인에이블 신호 입력단자로 입력받아, 시스템 클럭이 상기 동기 기준 신호의 하강 구간의 중앙에서 상승 천이할 때 계수기를 리셋한 후 동기 기준 신호 한주기 동안 시스템 클럭의 갯수를 상승 계수하여 동기 기준 신호 한주기에 이론상 포함되는 시스템 클럭의 갯수에 대한 시스템 클럭 갯수의 편차와 편차의 방향을 나타내는 신호 및 계수기의 최상위 비트 신호를 각각 출력한다. 이때, 계수기는 동기용 기준 클럭에 시스템 클럭이 동기되는 경우에 시스템 클럭 갯수의 최대 허용 편차 범위 이내의 병렬 데이타 비트 중 최상위 비트가 주파수 편차의 방향을 나타내고, 그 이하의 모든 데이타 비트들은 모두 논리 레벨 0을 출력하도록 초기값이 셋팅되어, 동기 기준 신호 한주기에 이론상 포함되는 시스템 클럭의 갯수에 대한 측정된 시스템 클럭 갯수의 편차와 편차의 방향을 나타내는 신호를 출력하도록 동작한다.The frequency deviation detector 3 receives a system clock as a clock terminal of the binary counter and a synchronization reference signal from the synchronization reference signal generator 1 as a load enable signal input terminal of the binary counter. When the system clock rises and shifts in the center of the falling period of the synchronization reference signal, the counter is reset, and the number of system clocks is increased by counting the number of system clocks during one period of the synchronization reference signal. Outputs a signal indicating the deviation of the system clock number and the direction of the deviation and the most significant bit signal of the counter, respectively. In this case, when the system clock is synchronized with the synchronization reference clock, the counter indicates the direction of the frequency deviation among the parallel data bits within the maximum allowable deviation range of the system clock number, and all data bits below the logic level are all logic levels. The initial value is set to output zero, and the signal is indicative of the deviation and the direction of the deviation of the measured system clock number relative to the number of system clocks theoretically included in one period of the synchronization reference signal.
주파수 편차 유무효 판별기(4)는 상기 주파수 편차 검출기(3)로부터 편차의 방향을 나타내는 신호를 상기 하나의 D-플립플롭의 클럭단자로 입력받고 상기 2진 계수기의 최상위 비트 신호를 상기 다른 D-플립플롭의 클럭단자로 입력받아, 편차의 방향을 나타내는 신호의 한 하강 천이 시점에서 다음 하강 천이 시점까지 계수기의 최상위 비트 신호가 논리 레벨 1로 검출되는 경우, 즉, 상기 주파수 편차 검출기(3)가 검출한 편차가 동기 기준 신호 한주기에서 이론상 측정될 수 있는 시스템 클럭 갯수의 최대 편차 이내에 해당되는 경우에 한하여 상기 주파수 편차 검출기(3)가 검출한 편차가 유효한 것으로 판별하고 그 결과를 주파수 편차 유무효 신호로 출력한다.The frequency deviation invalid discriminator 4 receives a signal indicating the direction of the deviation from the frequency deviation detector 3 into the clock terminal of the one D-flip-flop and receives the most significant bit signal of the binary counter from the other D. When the most significant bit signal of the counter is detected at logic level 1 from one falling transition point to the next falling transition point of the signal indicating the direction of the deviation, that is, the frequency deviation detector 3 The deviation detected by the frequency deviation detector 3 is valid only when the deviation detected by the signal falls within the maximum deviation of the number of system clocks that can be theoretically measured in one period of the synchronization reference signal. Output as an invalid signal.
래치부(5)는 상기 래치 클럭 발생기(2)로부터 입력받은 래치 클럭으로 상기 주파수 편차 검출기(3)가 출력한 시스템 클럭 갯수의 편차와 편차의 방향을 나타내는 신호 및 상기 주파수 편차 유무효 판별기(4)가 출력한 주파수 편차 유무효 신호를 동기 기준 신호 한주기 간격으로 정확히 래치하여 시스템 클럭 갯수의 편차와 편차의 방향을 나타내는 신호 및 주파수 편차의 유무효 신호를 구성된 동기 기준 신호 한주기 단위의 위상차 정보를 외부의 프로세서로 출력한다.The latch unit 5 is a latch clock inputted from the latch clock generator 2 and a signal indicating the deviation of the number of system clocks output by the frequency deviation detector 3 and the direction of the deviation, and the frequency deviation valid / disable discriminator ( 4) Accurately latches the frequency deviation invalid signal outputted by 4) at the interval of one period of the synchronization reference signal, indicating the deviation of the system clock number and the direction of the deviation, and the phase difference of one period of the synchronization reference signal composed of the invalid signal of the frequency deviation. Output information to an external processor.
여기서, 동기용 기준 클럭, 시스템 클럭, 동기용 기준 신호 및 래치 클럭간의 타이밍 관계는 제2도에 도시되어 있다.Here, the timing relationship between the synchronization reference clock, the system clock, the synchronization reference signal, and the latch clock is shown in FIG.
이상에서 설명한 바와 같이 본 발명은 동기용 기준 클럭에 대한 시스템 클럭의 위상차를 검출할 수 있도록 하여 다음과 같은 효과를 갖는다.As described above, the present invention can detect the phase difference of the system clock with respect to the synchronization reference clock, and has the following effects.
첫째, 디지틀 논리 소자만으로 회로의 구현이 가능하기 때문에 반도체 집적화를 가능하게 하였다.First, since the circuit can be implemented using only digital logic elements, semiconductor integration is enabled.
둘째, 계수기 하나로 주파수 편차와 주파수 편차의 방향을 동시에 검출할 수 있게 하므로써 회로를 매우 간단하게 구성할 수 있다.Second, the circuit can be made very simple by allowing one counter to detect the direction of the frequency deviation and the frequency deviation simultaneously.
셋째, 시스템 클럭의 갯수의 편차와 편차의 방향을 나타내는 신호 및 주파수 편차의 유무효 신호로 위상차 정보를 구성하여, 위상차 검출 회로를 간소화시켰고, 특히 위상차 정보량을 최소화시키므로써 프로세서에 위상차 정보로 인한 과부하가 걸리는 것을 방지할 수 있다.Third, the phase difference detection circuit is simplified by configuring the phase difference information with a signal indicating the number of deviations of the system clock and the direction of the deviation and an invalid signal of the frequency deviation, and in particular, by minimizing the amount of phase difference information, the processor is overloaded with the phase difference information. Can be prevented.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
Claims (4)
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|---|---|---|---|
| KR1019950055876A KR100194805B1 (en) | 1995-12-23 | 1995-12-23 | Digital Phase Difference Detector Using Frequency Deviation |
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| KR1019950055876A KR100194805B1 (en) | 1995-12-23 | 1995-12-23 | Digital Phase Difference Detector Using Frequency Deviation |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308062B2 (en) | 2003-12-17 | 2007-12-11 | Electronics And Telecommunications Research Institute | Apparatus for providing system clock synchronized to a network universally |
-
1995
- 1995-12-23 KR KR1019950055876A patent/KR100194805B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| US7308062B2 (en) | 2003-12-17 | 2007-12-11 | Electronics And Telecommunications Research Institute | Apparatus for providing system clock synchronized to a network universally |
Also Published As
| Publication number | Publication date |
|---|---|
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