KR100194675B1 - Vertical inverter and its making method - Google Patents
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Abstract
본 발명은 인버터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘으로 형성되어 있는 인버터 및 그 제조 방법에 관한 것이다. 실리콘 기판 상부에 차례로 고농도 제1 도전형 제1 다결정 실리콘층, 제1 절연막, 고농도 제1 도전형 제2 다결정 실리콘층, 고농도 제2의 도전형 제1 다결정 실리콘층, 제2 절연막 및 고농도 제2 도전형 제2 다결정 실리콘층을 형성하고 고농도 제1도전형 제1 다결정 실리콘층, 제1 절연막, 고농도 제1 도전형 제2 다결정 실리콘층, 고농도 제2 도전형 제1 다결정 실리콘층, 제2 절연막 및 고농도 제2 도전형 제2 다결정 실리콘층의 일 측멱부를 덮는 도핑되지 않은 다결정 실리콘층을 형성하고 다결정 실리콘 상부에 게이트 절연막 및 게이트 전극을 차례로 형성한다. 따라서, 본 발명에 따른 인버터는 제1, 제2 박막트랜지스터를 수직으로 설계하여 면적을 최소화함으로써 집적도를 높일 수 있고, 채널길이를 제1, 제2 절연막의 두께와 경사 식각으로 형성되는 경사도에 따라 결정되므로 짧은 채널을 형성할 수 있는 효과가 있다.The present invention relates to an inverter and a manufacturing method thereof, and more particularly, to an inverter formed of polycrystalline silicon and a manufacturing method thereof. High concentration first conductivity type first polycrystalline silicon layer, first insulating film, high concentration first conductivity type second polycrystalline silicon layer, high concentration second conductivity type first polycrystalline silicon layer, second insulating film and high concentration second on the silicon substrate A conductive second polycrystalline silicon layer is formed, and the first highly conductive first polycrystalline silicon layer, the first insulating film, the first highly conductive first polycrystalline silicon layer, the second highly conductive first polycrystalline silicon layer, and the second insulating film are formed. And an undoped polycrystalline silicon layer covering one side of the second highly conductive second polycrystalline silicon layer, and sequentially forming a gate insulating film and a gate electrode on the polycrystalline silicon. Therefore, the inverter according to the present invention can increase the degree of integration by minimizing the area by vertically designing the first and second thin film transistors, and the channel length according to the inclination formed by the thickness and the inclined etching of the first and second insulating films. As a result, the short channel can be formed.
Description
제1도는 종래 기술에 따른 인버터의 구조를 도시한 단면도이고,1 is a cross-sectional view showing the structure of an inverter according to the prior art,
제2도는 본 발명의 실시예에 따른 인버터의 구조를 도시한 단면도이고,2 is a cross-sectional view showing the structure of an inverter according to an embodiment of the present invention,
제3a도 내지 제3c도는 본 발명의 실시예에 따른 인버터의 제조방법을 그 공정 순서에 따라 도시한 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing an inverter according to an embodiment of the present invention in the order of their processes.
본 발명은 인버터(inverter) 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘을 이용한 인버터 및 그 제조 방법에 관한 것이다.The present invention relates to an inverter and a method for manufacturing the same, and more particularly, to an inverter using polycrystalline silicon and a method for manufacturing the same.
일반적으로 다결정 실리콘은 비정질 실리콘에 비하여 전기적 특성이 좋기 때문에 액정 표시 장치(liquid crystal display)의 스위칭 소자 및 구동 회로용 재료로서 주목을 받고 있다. 그리고 액정 표시 장치에서 기판을 투명한 유리를 사용하기 위해서는 400∼500℃ 이하의 낮은 온도에서 결정화하는 공정이 필수적이며, 이러한 저온 결정화 방법으로는 비정질 실리콘에 레이저를 조사하여 결정화시키는 레이저 결정화 방법, 고상 결정화 방법, 램프를 이용하여 표면의 온도를 급속히 올렸다가 식히는 급속 열처리 방법 등이 제시되고 있다.In general, polycrystalline silicon has attracted attention as a material for switching elements and driving circuits of liquid crystal displays because it has better electrical characteristics than amorphous silicon. In order to use transparent glass on a substrate in a liquid crystal display device, a process of crystallizing at a low temperature of 400 to 500 ° C. or lower is essential. As such low-temperature crystallization method, a laser crystallization method or a solid phase crystallization method in which amorphous silicon is irradiated with laser to crystallize A method and a rapid heat treatment method for rapidly raising and cooling a surface temperature using a lamp have been proposed.
이러한 다결정 실리콘으로 형성된 박막 트랜지스터는 전기적인 특성이 우수하기 때문에 액정 표시 장치의 구동 회로로서 사용이 가능하다. 이러한 구동 회로의 기본 단위는 N형 및 P형 박막 트랜지스터이며 이 두 박막 트랜지스터를 조합한 CMOS 인버터를 기본으로 하고 있다.Since the thin film transistor formed of such polycrystalline silicon has excellent electrical characteristics, it can be used as a driving circuit of a liquid crystal display device. The basic unit of such a driving circuit is an N-type and P-type thin film transistor, and is based on a CMOS inverter combining these two thin film transistors.
그러면, 첨부한 도면을 참고로 하여 종래의 인버터에 대하여 더욱 상세하게 설명한다.Then, a conventional inverter will be described in more detail with reference to the accompanying drawings.
제1도는 종래의 기술에 따른 인버터의 단면도이다.1 is a cross-sectional view of an inverter according to the prior art.
제1도에 도시한 바와 같이, 종래의 인버터는 기판(1) 상부에 독립적으로 두 부분의 다결정 실리콘층(3, 5)이 각각 형성되어 있고, 다결정 실리콘층(3)은 고농도 N형의 불순물로 중앙 일부를 제외한 양쪽두 부분에 도핑되어 있으며, 다결정 실리콘층(5)은 고농도 P형의 불순물로 중앙 일부를 제외한 양쪽 두 부분에 도핑되어 있다. 그리고 기판(1) 상부에 다결정 실리콘층(3, 5)을 덮는 절연막(7)이 형성되어 있고, 절연막(7) 상부에는 다결정 실리콘(3, 5)에서 도핑되지 않은 부분에 대응하는 부분에 각각 제1, 제2 게이트(9, 11)가 형성되어 있다. 그리고 그 상부에 층간절연막(13)이 형성되어 있으며, 층간절연막(13)의 일부 위에는 외부의 전원과 접속은 제1, 제2, 제3 전극(15, 17, 19)이 금속으로 이루어져 있다. 여기서, 제1 전극(15)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두 부분 중 한 부분과 접촉되어 있으며, 제2 전극(17)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두 부분 중 나머지 다른 부분과 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 중 한 부분과 일체로 접촉되어 있으며, 제3 전극(19)은 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 나머지 다른 부분과 접촉되어 있다.As shown in FIG. 1, in the conventional inverter, two portions of the polycrystalline silicon layers 3 and 5 are formed on the substrate 1 independently of each other, and the polycrystalline silicon layer 3 has a high concentration of N-type impurities. It is doped on both sides except the center part of the furnace, and the polycrystalline silicon layer 5 is doped on both sides except the center part with high concentration P-type impurities. An insulating film 7 is formed on the substrate 1 to cover the polycrystalline silicon layers 3 and 5, and an insulating film 7 is formed on the insulating film 7 to correspond to the undoped portions of the polycrystalline silicon 3 and 5, respectively. First and second gates 9 and 11 are formed. An interlayer insulating film 13 is formed on the upper portion of the interlayer insulating film 13, and the first, second, and third electrodes 15, 17, and 19 are made of metal on a part of the interlayer insulating film 13. Here, the first electrode 15 is in contact with one of two portions doped with high concentration N-type of the polycrystalline silicon 3, and the second electrode 17 is doped with high concentration N-type of the polycrystalline silicon 3. The other part of the two parts are integrally contacted with one of the two parts doped with the high concentration P-type of the polycrystalline silicon 5, and the third electrode 19 is doped with the high concentration P-type of the polycrystalline silicon 5. Both parts are in contact with the other part.
이러한 종래의 인버터에서는 제1 게이트(9)를 통하여 신호가 인가되면 다결정 실리콘(3)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성되어 제2 전극(17)을 통하여 신호가 출력된다. 제2 게이트(11)를 통하여 신호가 인가되면 다결정 실리콘(5)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성되어 제2 전극(17)을 통하여 신호가 출력된다.In the conventional inverter, when a signal is applied through the first gate 9, a channel is formed at the center of the undoped portion of the polycrystalline silicon 3, and the signal is output through the second electrode 17. When a signal is applied through the second gate 11, a channel is formed on the center of the undoped portion of the polycrystalline silicon 5, and the signal is output through the second electrode 17.
그러나, 이러한 종래의 인버터의 제조 공정에서 제1, 제2 게이트를 수평으로 형성함에 따라 접적도가 높아질수록 소자가 차지하는 면적이 상대적으로 넓어지는 문제점을 가지고 있다.However, as the first and second gates are formed horizontally in the manufacturing process of the conventional inverter, the area occupied by the device becomes relatively wider as the degree of contact increases.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 집적회로에서 인버터가 차지하는 면적이 최소가 되도록 하는 데 있다.An object of the present invention is to solve this problem, to minimize the area occupied by the inverter in the integrated circuit.
이러한 목적을 달성하기 위한 본 발명에 따른 인버터는, 기판 위에 형성되어 있는 고농도 제1 도전형 제1 다결정 실리콘층, 상기 고농도 제1 도전형 제1 다결정 실리콘층 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 상부에 형성되어 있는 고농도 제1 도전형 제2 다결정 실리콘층, 상기 고농도 제1 도전형 제2 다결정 실리콘층 상부에 형성되어 있는 고농도 제2 도전형 제1 다결정 실리콘층, 상기 고농도 제2 도전형 제1 다결정 실리콘층 상부에 형성되어 있는 제2 절연막, 상기 제2 절연막 상부에 형성되어 있는 고농도 제2 도전형 제2 다결정 실리콘층, 상기 고농도 제1 도전형 제1 다결정 실리콘층, 고농도 제1 도전형 제2 다결정 실리콘층, 고농도 제2 도전형 제1 다결정 실리콘층, 고농도 제2 도전형 제2 다결정 실리콘층, 제1 절연막 및 제2 절연막의 측벽을 덮는 다결정 실리콘층, 상기 다결정 실리콘 상부에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 있는 게이트 전극을 포함하고 있다.In order to achieve the above object, an inverter according to the present invention includes a first highly conductive first polycrystalline silicon layer formed on a substrate, and a first insulating film formed on the first highly conductive first polycrystalline silicon layer. 1 A high concentration first conductivity type second polycrystalline silicon layer formed on the insulating film, a high concentration second conductivity type first polycrystalline silicon layer formed on the high concentration first conductivity type second polycrystalline silicon layer, and the high concentration second conductivity. A second insulating film formed over the first polycrystalline silicon layer, a second high conductivity type second polycrystalline silicon layer formed over the second insulating film, a high first conductive type first polycrystalline silicon layer, and a high concentration first Sidewalls of the second conductive polycrystalline silicon layer, the second highly conductive first polycrystalline silicon layer, the second highly conductive second polycrystalline silicon layer, the first insulating film and the second insulating film Includes a gate electrode that is formed over the polysilicon layer, the gate insulating film is formed on the upper polycrystalline silicon, the gate insulating film.
그리고 이러한 본 발명에 따른 인버터의 제조 방법은, 실리콘 기판 상부에 차례로 고농도 제1 도전형 제1 다결정 실리콘층, 제1 절연막, 고농도 제1 도전형 제2 다결정 실리콘층, 고농도 제2 도전형 제1 다결정 실리콘층, 제2 절연막 및 고동도 제2 도전형 제2 다결정 실리콘층을 형성하는 단계,In the method of manufacturing an inverter according to the present invention, a first high concentration first conductive polycrystalline silicon layer, a first insulating film, a high first concentration second conductive polycrystalline silicon layer, and a second high concentration first conductive type are sequentially formed on a silicon substrate. Forming a polycrystalline silicon layer, a second insulating film, and a highly conductive second conductive type second polycrystalline silicon layer,
상기 고동도 제1 도전형 제1 다결정 실리콘층, 제1 절연막, 고농도 제1 도전형 제2 다결정 실리콘층, 고농도 제2 도전형 제1 다결정 실리콘층, 제2 절연막 및 고농도 제2 도전형 제2 다결정 실리콘층의 일 측벽부를 덮는 도핑되지 않은 다결정 실리콘층을 형성하는 단계,The first highly conductive first polycrystalline silicon layer, the first insulating film, the first highly conductive first polycrystalline silicon layer, the second highly conductive first polycrystalline silicon layer, the second insulating film and the second highly conductive second conductivity type Forming an undoped polycrystalline silicon layer covering one sidewall portion of the polycrystalline silicon layer,
상기 다결정 실리콘 상부에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계를 포함하고 있다.And sequentially forming a gate insulating film and a gate electrode on the polycrystalline silicon.
본 발명에 따른 이러한 인버터에서는 게이트 전극을 통하여 임의의 전압보다 높은 전압의 신호가 인가되면 제1 도전형 제1 다결정 실리콘층과 제1 도전형 제2 다결정 실리콘층 사이에 측면부와 접한 도핑되지 않은 다결정 실리콘층에서 제1 도전형의 채널이 형성되고, 임의의 전압보다 낮은 전압의 신호가 인가되면 제2 도전형 제1 다결정 실리콘층과 제2 도전형 제2 다결정 실리콘층 사이의 측면부와 접한 도핑되지 않은 다결정 실리콘층에서 제2 도전형의 채널이 형성되어 해당하는 신호를 출력하게 된다. 따라서, 측면부의 도핑되지 않은 다결정 실리콘과 게이트 절연막 및 게이트 전극을 공유하는 박막트랜지스터가 상하로 형성되어 있으므로 차지하는 면적이 줄어들게 된다.In such an inverter according to the present invention, when a signal having a voltage higher than an arbitrary voltage is applied through a gate electrode, an undoped polycrystalline contact with a side portion is formed between the first conductive first polycrystalline silicon layer and the first conductive second polycrystalline silicon layer. When the first conductive channel is formed in the silicon layer and a signal having a voltage lower than an arbitrary voltage is applied, the doped contact with the side portion between the second conductive first polycrystalline silicon layer and the second conductive second polycrystalline silicon layer is performed. In the non-crystalline silicon layer, a channel of the second conductivity type is formed to output a corresponding signal. Therefore, the area occupied by the undoped polycrystalline silicon and the thin film transistors sharing the gate insulating film and the gate electrode are formed up and down.
그러면, 첨부하는 도면을 참고로 하여 본 발명에 따른 인버터의 한실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, an embodiment of the inverter according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
제2도는 본 발명의 실시예에 따른 인버터의 구조를 도시한 단면도이다.2 is a cross-sectional view showing the structure of an inverter according to an embodiment of the present invention.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 인버터에서는 기판(101)의 상부에 제1 절연막(102)을 사이에 두고 고농도 N형 불순물이 도핑된 다결정 실리콘으로 이루저진 N형 고농도 다결정 실리콘층(103', 103")이 형성되어 있고 N형 고농도 다결정 실리콘층(103")의 상부에 제2 절연막(104)을 사이에 두고 고농도 P형 불순물이 도핑된 다결정 실리콘으로 이루어진 P형 고농도 다결정 실리콘층(105', 105")이 형성되어 있다. 여기서, N형 고농도 다결정 실리콘층(103', 103"), P형 고농도 다결정 실리콘층(105', 105") 및 제1, 제2 절연막(102, 104)의 한 측벽부는 경사지도록 형성되어 있다. 그리고 도핑되지 않은 다결정 실리콘층(106)이 N형 고농도 다결정 실리콘층(103', 103"), P형 고농도 다결정 실리콘층(105', 105") 및 제1, 제2 절연막(102, 104)의 경사진 한 측벽부를 덮도록 형성되어 있으며, 다결정 실리콘층(106) 상부에 게이트 절연막(107)과 게이트 전극(110)이 차례로 형성되어 있다.As shown in FIG. 2, in the inverter according to the embodiment of the present invention, an N-type high-concentration polycrystal made of polycrystalline silicon doped with high-concentration N-type impurities with a first insulating film 102 interposed therebetween. P-type high concentration made of polycrystalline silicon doped with high-concentration P-type impurities with a second insulating film 104 interposed therebetween with silicon layers 103 'and 103 "formed thereon and having an N-type high concentration polycrystalline silicon layer 103 " Polycrystalline silicon layers 105 'and 105 "are formed, where N-type high concentration polycrystalline silicon layers 103' and 103", P-type high concentration polycrystalline silicon layers 105 'and 105 ", and first and second One sidewall portion of the insulating films 102 and 104 is formed to be inclined, and the undoped polycrystalline silicon layer 106 is formed of the N-type high concentration polycrystalline silicon layers 103 'and 103 "and the P-type high concentration polycrystalline silicon layer 105'. 105 ") and formed to cover the inclined sidewall portions of the first and second insulating films 102 and 104 Air and, on the upper polycrystalline silicon layer 106, a gate insulating film 107 and gate electrode 110 are sequentially formed.
이러한 본 발명에 따른 인버터의 제조 방법은 다음과 같이 이루어진다.The manufacturing method of the inverter according to the present invention is made as follows.
제3a도 내지 제3c도는 본 발명의 실시예에 따른 인버터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.3A to 3C are cross-sectional views showing a method of manufacturing an inverter according to an embodiment of the present invention in the order of their processes.
제3a도에서 보는 바와 같이 기판(101)의 상부에 N형 불순물이 고농도로 도핑된 다결정 실리콘층, 질화막 또는 산화막, N형 불순물이 고농도로 도핑된 다결정 실리콘층, P형 불순물이 고농도로 도핑된 다결정 실리콘층, 질화막 또는 산화막 및 P형 불순물이 고농도로 도핑된 다결정 실리콘층을 차례로 증착한다. 그리고 경사 식각을 이용하여 일측벽부를 경사지도록 식각하여 N형 고농도 다결정 실리콘층(103'), 제1 절연막(102), N형 고농도 다결정 실리콘층(103"), P형 고농도 다결정 실리콘층(105'), 제2 절연막(104), P형 고농도 다결정 실리콘층(105")을 차례로 형성한다.As shown in FIG. 3A, a polycrystalline silicon layer, a nitride film or an oxide film doped with a high concentration of N-type impurities, a polycrystalline silicon layer doped with a high concentration of N-type impurities, and a P-type impurity are heavily doped on the substrate 101. A polycrystalline silicon layer, a nitride film or an oxide film, and a polycrystalline silicon layer doped with a high concentration of P-type impurities are sequentially deposited. The inclined etching is performed to incline the one side wall to form the N-type high concentration polycrystalline silicon layer 103 ', the first insulating film 102, the N-type high concentration polycrystalline silicon layer 103 ", and the P-type high concentration polycrystalline silicon layer 105. '), The second insulating film 104, and the P-type high concentration polycrystalline silicon layer 105 "are formed in this order.
그리고 제3b도에서 보는 바와 같이 도핑되지 않은 다결정 실리콘(106'), 산화막 또는 질화막(107') 및 금속층(110')을 차례로 층착한다.As shown in FIG. 3B, the undoped polycrystalline silicon 106 ', the oxide or nitride film 107' and the metal layer 110 'are sequentially deposited.
마지막으로 제3c도에서 보는 바와 같이, 도핑되지 않은 다결정 실리콘(106'), 산화막 또는 질화막(107') 및 금속층(110')을 N형 고농도 다결정 실리콘층(103'), 제1 절연막(102), N형 고농도 다결정 실리콘층(103"), P형 고통도 다결정 실리콘층(105'), 제2 절연막(104), P형 고농도 다결정 실리콘층(105")의 경사진 한 측벽부를 덮는 부분만을 남도록 나머지 부분을 제거하여 다결정 실리콘층(106), 게이트 절연막(107), 게이트 전극(110)을 형성한다. 그러면 기판(101) 상부에 N형 고농도 다결정 실리콘층(103', 103"), 제1 절연막(102), 다결정 실리콘층(106), 게이트 절연막(107) 및 게이트 전극(110)을 포함하는 N형 박막 트랜지스터가 생성되고, P형 고농도 다결정 실리콘층(105', 105"), 제2 절연막9104), 다결정 실리콘층(106), 게이트 절연막(107) 및 게이트 전극(110)을 포함하는 P형 박막 트랜지스터가 생성된다.Finally, as shown in FIG. 3C, the undoped polycrystalline silicon 106 ', oxide or nitride film 107', and the metal layer 110 'are formed of the N-type high concentration polycrystalline silicon layer 103' and the first insulating film 102. ), A portion covering the inclined sidewall portions of the N-type high concentration polycrystalline silicon layer 103 ", the P-type high-degree polycrystalline silicon layer 105 ', the second insulating film 104, and the P-type high concentration polycrystalline silicon layer 105 " The remaining portion is removed to leave only the polycrystalline silicon layer 106, the gate insulating layer 107, and the gate electrode 110. Then, an N-type high concentration polycrystalline silicon layer 103 ′, 103 ″, a first insulating layer 102, a polycrystalline silicon layer 106, a gate insulating layer 107, and a gate electrode 110 are formed on the substrate 101. P-type thin-film transistors are produced and include a P-type high concentration polycrystalline silicon layer 105 ', 105 ", a second insulating film 9104, a polycrystalline silicon layer 106, a gate insulating film 107, and a gate electrode 110. Thin film transistors are produced.
여기서 N형, P형 박막 트랜지스터의 채널 길이는 제1, 제2 절연막(102, 104)과 한 측멱부의 다결정 실리콘층(106)과 접한 부분에서 형성되므로 제1, 제2 절연막(102, 104)이 형성되는 두께와 경사 식각으로 형성되는 제1, 제2 절연막(102, 104)의 경사진 각도에 따라 수직적으로 결정되므로 수평으로 형성되는 일반적인 인버터에 비하여 짧은 채널을 갖는 인버터를 설계할 수 있다.In this case, the channel lengths of the N-type and P-type thin film transistors are formed in contact with the first and second insulating layers 102 and 104 and the polycrystalline silicon layer 106 on one side thereof, and thus, the first and second insulating layers 102 and 104. Since it is vertically determined according to the inclined angles of the first and second insulating layers 102 and 104 formed by the thickness and the inclined etching, the inverter having a shorter channel can be designed as compared to the general inverter formed horizontally.
따라서, 본 발명에 따른 인버터는 제1, 제2 박막 트랜지스터를 수직으로 설계하여 면적을 최소화함으로써 집적도를 높일 수 있고, 채널길이를 제1, 제2 절연막의 두께와 경사 식각으로 형성되는 경사도에 따라 결정되므로 짧은 채널을 형성할 수 있는 효과가 있다.Therefore, the inverter according to the present invention can increase the degree of integration by minimizing the area by vertically designing the first and second thin film transistors, and the channel length according to the inclination formed by the thickness and the inclined etching of the first and second insulating films. As a result, the short channel can be formed.
Claims (3)
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Applications Claiming Priority (1)
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Publications (2)
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Family Applications (1)
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| KR1019960012623A KR100194675B1 (en) | 1996-04-24 | 1996-04-24 | Vertical inverter and its making method |
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1996
- 1996-04-24 KR KR1019960012623A patent/KR100194675B1/en not_active IP Right Cessation
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| KR970072498A (en) | 1997-11-07 |
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