KR100192756B1 - Structure of ball grid array semiconductor package and method for manufacturing the same - Google Patents
Structure of ball grid array semiconductor package and method for manufacturing the same Download PDFInfo
- Publication number
- KR100192756B1 KR100192756B1 KR1019960005344A KR19960005344A KR100192756B1 KR 100192756 B1 KR100192756 B1 KR 100192756B1 KR 1019960005344 A KR1019960005344 A KR 1019960005344A KR 19960005344 A KR19960005344 A KR 19960005344A KR 100192756 B1 KR100192756 B1 KR 100192756B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- holes
- solder
- printed circuit
- bumps
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 반도체 칩 크기의 볼 그리드 어레이 패키지의 구조 및 제조 방법에 관한 것으로, 기존의 볼 그리드 어레이 패키지는 골드 와이어와 많은 양의 봉지재가 사용되어 패키지의 크기가 커지고 패키지의 실장 밀도 및 마더 보드의 전기적 패턴의 설계 여유도를 떨어뜨리는 한편 패키지 자체가 반도체 칩의 성능을 감쇄시키는 문제점이 있었던 바 상기의 문제점을 해결하기 위해, 반도체 칩 상면에 접착제를 도포하고, 구리 도금층과 폴리미이드로 구성된 솔더 마스크 형상의 인쇄 회로 기판에 관통홀 또는 반구의 관통홀을 마련하여, 반도체 칩상의 패드에 미리 형성시킨 골드 범프 및 솔더 범프에 상기의 인쇄 회로 기판을 정렬시키고, 리플로우 및 코이닝을 통해 반도체 칩과 접착시킴으로서 반도체 칩의 입, 출력 패드가 인쇄 회로 기판의 구리 도금층에 접착되도록 하고, 상기한 구리 도금층은 관통홀 및 반구 관통홀을 통해 솔더볼에 전기적으로 연결되게 하며, 상기 관통홀 및 반구 관통홀을 봉지재로서 코팅하여 반도체 칩 크기에 가까운 볼 그리드 어레이 패키지를 마련함을 특징으로 하여 패키지를 소형화함으로서 실장 면적을 적게 하고 실장 밀도를 높일 수 있으며 마더 보드 내의 전기적 패턴 여유도를 향상시킬 수 있으며 기존의 볼 그리드 어레이에 비해 패키지 내부의 배선들의 총연결 길이가 짧아지므로 전체적인 반도체 칩의 성능이 향상된다. 또한 와이어 본딩 공정이 없어지므로 제조 공정수가 기존의 볼 그리드 어레이의 공정보다 적어지고 따라서 패키지의 신뢰성이 높아지며, 가격이 절감하는 효과가 있다.The present invention relates to a structure and a manufacturing method of a ball chip array package of a semiconductor chip size, the conventional ball grid array package is used for the gold wire and a large amount of encapsulant, the size of the package is increased and the mounting density of the package and the motherboard In order to solve the above problems, a solder mask composed of a copper plating layer and a polyamide was applied to the upper surface of the semiconductor chip. Through-holes or hemispherical through-holes are formed in the printed circuit board of the shape, and the printed circuit boards are aligned with the gold bumps and the solder bumps previously formed in the pads on the semiconductor chip, and the semiconductor chips and the semiconductor chip are subjected to reflow and coining. By adhering the semiconductor chip's input and output pads to the copper plating of the printed circuit board The copper plating layer is electrically connected to the solder ball through the through hole and the hemisphere through hole, and the through hole and the hemisphere through hole are coated as an encapsulant to provide a ball grid array package close to the semiconductor chip size. By miniaturizing the package, it is possible to reduce the mounting area, increase the mounting density, improve the electrical pattern margin in the motherboard, and shorten the total connection length of the wirings inside the package as compared to the conventional ball grid array. The performance of the semiconductor chip is improved. In addition, since the wire bonding process is eliminated, the number of manufacturing processes is smaller than that of the existing ball grid array, thereby increasing the reliability of the package and reducing the price.
Description
제1도는 종래 기술의 볼 그리드 어레이 반도체 패키지의 단면도.1 is a cross-sectional view of a ball grid array semiconductor package of the prior art.
제2도는 본 발명에 의한 반도체 칩 크기의 볼 그리드 어레이 반도체 패키지의 단면도.2 is a cross-sectional view of a ball grid array semiconductor package of semiconductor chip size in accordance with the present invention.
제3a도 내지 제3c도는 제2도의 “a” 부분 요부 확대도.3a to 3c are enlarged views of a portion “a” of FIG. 2;
제4a도 내지 제4c도는 관통홀 및 반구 관통홀과 골드 범프 및 솔더 범프의 코이닝 및 리플로우 방법을 나타낸 단면도.4A to 4C are cross-sectional views illustrating the coining and reflow methods of the through and hemisphere through holes and the gold bumps and the solder bumps.
제5도는 반도체 칩 패드에 골드 범프 및 솔더 범프를 형성하는 단면도.5 is a cross-sectional view of forming gold bumps and solder bumps on a semiconductor chip pad.
제6도는 반도체 칩 상면 중앙부에 접착제를 도포하는 단면도.6 is a cross-sectional view of applying an adhesive to a central portion of the upper surface of the semiconductor chip.
제7도는 접착제 상면에 인쇄 회로 기판을 접착하는 단면도.7 is a cross-sectional view of adhering a printed circuit board to an adhesive upper surface.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 칩 2 : 골드 와이어1: semiconductor chip 2: gold wire
3, 3' : 구리 도금층 4 : BT 에폭시 섭스트레이트3, 3 ': copper plating layer 4: BT epoxy substrate
5 : 비아 홀 6 : 폴리리이드5: Via Hole 6: Polylide
7 : 솔더 볼 8 : 봉지재7: solder ball 8: sealing material
9 : 접착제 13 : 반구 관통홀9: adhesive 13: hemisphere through-hole
14 : 관통홀 16 : 전도성 물질14 through hole 16: conductive material
17 : 골드 범프 18 : 솔더 범프17: gold bump 18: solder bump
20 : 인쇄 회로 기판 21 : 코이닝20: printed circuit board 21: coining
25 : 솔더 마스크25: solder mask
본 발명은 반도체 칩 크기(Semiconductor Chip Scale)의 볼 그리드 어레이 반도체 패키지(Ball Grid Array Semiconductor Package ; 이하 “BGA 패키지”라 함)의 구조 및 제조 방법에 고나한 것으로, 상세하게는 구리 도금층(Copper Trace)과 폴리미이드(Polyamide)로 구성된 휘기 쉬운 인쇄 회로 기판(PCB ; Printed Circuit Board)의 PTH(Plated Through Hole ; 이하 “관통홀”이라 함) 또는 반구(Hemi Sphere) 관통홀을 반도체 칩 상의 반도체 칩 패드(Pad)에 미리 형성시킨 골드 범프(Gold Bump) 및 솔더 벌프(Solder Bump)에 정렬(Align)시킨 후 리플로우(Reflow)를 실시해 반도체 칩의 패드가 마더 보드(Mother Board)에 골드 와이어(Gold Wire)없이 직접 전기적 또는 열적으로 연결됨으로서, 반도체 칩 크기에 가까운 패키지 제조를 가능케 하고 또한 BGA 패키지 제조상의 공정 감소로 인한 패키지의 단가 절감 효과를 얻을 수 있는 반도체 칩 크기에 가까운 BGA 패키지의 구조 및 제조 방법에 관한 것이다.The present invention is specific to the structure and manufacturing method of a ball grid array semiconductor package (hereinafter referred to as a "BGA package") of a semiconductor chip scale (copper trace) in detail, a copper plating layer (Copper Trace). ) And a semi-sphere through-hole of a flexible through-circuit (PCB) printed circuit board (PCB) composed of polyamide Aligned with gold bumps and solder bumps formed on the chip pads in advance, and then reflowed so that the pads of the semiconductor chip are placed on the mother board. Direct electrical or thermal connection without (Gold Wire) enables package manufacturing close to semiconductor chip size and reduces package cost due to reduced process in BGA package manufacturing The structure and method of manufacturing a BGA package as close to the semiconductor chip size that can be.
1994년 이후로 반도체 시장에서는 반도체 칩의 고집적화와 더불어 대형 반도체 칩 안에 리드(Lead)수를 증가시키기 위해 “0.3 - 0.4mm”의 피치(Pitch ; 하나의 리드 중앙부에서 다른 리드의 중앙부까지의 거리)의 패키지가 필요하게 되었으나 기존의 QFP(Quad Flat Package)는 구조상 네변밖에 사용할 수 없는 패키지(Peripheral Package)이며 피치가 좁아짐으로서 트리밍(Triming) 및 포밍(Forming) 공정의 기계적 어려움 등이 있어 다른 해결 방 안을 찾아야 했다.Since 1994, in the semiconductor market, a pitch of "0.3-0.4mm" (the distance from the center of one lead to the center of another lead) in order to increase the number of leads in a large semiconductor chip as well as high integration of semiconductor chips. Conventional QFP (Quad Flat Package) is a Peripheral Package that can only be used on four sides due to its structure, and the pitch is narrowed, resulting in mechanical difficulties in trimming and forming processes. I had to find inside.
이러한 문제를 해결한 것이 BGA 패키지이며 이는 반도체 칩(1 ; Chip), 골드 와이어(2 ; Gold Wire), 제 1, 제 2 구리 도금층(3, 3'), 비티 에폭시 섭스트레이트(4 ; BT Epoxy Substrate ; 이하 BT라 함), 비아 홀(5 ; Via Hole), 솔더 마스크(25 ; Solder Mask), 솔더볼(7 ; Solder Ball), 봉지재(8 ; Encapsulant)로 구성되어 있다.The solution to this problem is a BGA package, which is a semiconductor chip (1; chip), gold wire (2; gold wire), first and second copper plating layers (3, 3 '), and bite epoxy substrate (4; BT Epoxy). Substrate (hereinafter referred to as BT), a via hole (5; Via Hole), a solder mask (25; Solder Mask), a solder ball (7; Solder Ball), and an encapsulant (8; Encapsulant).
이러한 종래의 BGA 패키지의 구성을 제1도를 참조하여 상세히 설명하면 BT(4) 중앙 상면에 접착제로서 반도체 칩(1)이 안착되어 있고, 상기한 반도체 칩 상면의 패드는 골드 와이어(2)로 제 1 구리 도금층(3)에 본딩되어 있다. 상기한 구리 도금층은 BT의 상면 사각형 모양의 주변부에 얇게 도금되어 있으며 또한 BT를 관통하고 있는 비아 홀(5)에 연결되어 있다. 상기한 비아 홀은 그 내부에 전기가 잘 흐를 수 있도록 전도성 물질이 입혀져 BT의 하면부의 제 2 구리 도금층(3')에 연결되어 있으며, 상기한 제 2 구리 도금층 하면부에 솔더 마스크(25)와 솔더볼(7)이 위치하게 된다. 상기한 제 2 구리 도금층은 솔더 마스크에 의해 지지되어 있는 솔더볼에 연결되며 마지막으로 BT 상면부의 반도체 칩과 골드 와이어 등을 외부 환경으로부터 보호하기 위해 봉지재(8)로 몰딩함(One-Side Molding)으로서 패키지의 제조 공정이 끝나게 된다.Referring to FIG. 1, the structure of the conventional BGA package will be described in detail. The semiconductor chip 1 is mounted on the center upper surface of the BT 4 as an adhesive, and the pad on the upper surface of the semiconductor chip is formed of a gold wire 2. It is bonded to the 1st copper plating layer 3. The copper plating layer is thinly plated on the periphery of the upper rectangular shape of BT and is connected to the via hole 5 penetrating BT. The via hole is connected to the second copper plating layer 3 ′ of the lower surface of the BT by coating a conductive material to allow electricity to flow therein, and the solder mask 25 and the lower surface of the second copper plating layer. The solder ball 7 is positioned. The second copper plating layer is connected to the solder ball supported by the solder mask, and finally, the semiconductor chip and the gold wire of the BT upper surface are molded with the encapsulant 8 to protect the external chip from the external environment (One-Side Molding). As a result, the manufacturing process of the package is completed.
상기한 BGA 패키지의 입, 출력 신호의 흐름은 반도체 칩상의 패드에서 골드 와이어(2), 제 1 구리 도금층(3), 비아 홀(5), 제 2 구리 도금층(3'), 솔더볼(7) 차례로 마더 보드(도시되지 않음)와 신호를 교환하게 된다.The flow of the input and output signals of the BGA package is performed by the gold wire 2, the first copper plating layer 3, the via hole 5, the second copper plating layer 3 ′, and the solder ball 7 in the pad on the semiconductor chip. In turn it will exchange signals with the motherboard (not shown).
이러한 BGA 패키지는 실장을 용이하게 할수 있도록 피치 간격을 넓히고 리드를 대신하는 솔도볼의 이차원적인 배열로 300개 이상의 패드를 수용할 수 있는 초다핀의 패키지를 가능케 하였다.This BGA package allows for ultra-fine fin packages that can accommodate more than 300 pads in a two-dimensional array of sole-balls that widen the pitch to facilitate mounting and replace the leads.
그러나, 상기한 BGA는 패키지는 골드 와이어를 사용함으로서 패키지의 크기가 커져 패키지의 실장 밀도 및 마더 보드의 전기적 패턴의 설계 여유도를 떨어뜨리는 한편 패키지의 크기가 30-40㎟ 이상 될 때에는 온도 변화에 의해 패키지내부의 각종 소자간의 계면 박리(Delamination) 현상이 두드러지게 나타난다.However, the BGA package uses gold wires to increase the size of the package, thereby reducing the package density of the package and the design margin of the electrical pattern of the motherboard. As a result, the phenomenon of interfacial delamination between various elements in the package is remarkable.
또한 골드 와이어를 사용함으로서 패키지 내부의 저항(Resistance), 인덕턴스(Inductance), 캐패시턴스(Capacitance) 값이 높게 나타나므로 고주파 수(100MHz이상)에서 신호의 지연, 기억 번지수의 접근 시간 지연, 스위칭노이즈(Switching Noise ; 많은 구동 장치의 동시적인 스위칭과 전류의 급격한 변화 등으로 회로상에서 전압이 유도되는 현상) 등의 효과로 //지 자체가 반도체 칩의 성능을 감쇄시키는 문제점이 있었다.In addition, by using gold wire, the resistance, inductance, and capacitance values inside the package are high, so the signal delay, the access time delay of the memory address, and the switching noise The switching itself has a problem of degrading the performance of the semiconductor chip due to the effect of switching voltage, a phenomenon in which a voltage is induced in a circuit due to simultaneous switching of many driving devices and a sudden change of current.
따라서 이와 같은 문제점을 해결하기 위해 본 발명의 목적은 골드 와이어가 없고 패키지를 감싸고 있는 봉지재의 양을 감소시켜 반도체 칩 크기에 가까운 패키지의 구조와 더불어 상기 패키지의 제조 방법을 제시하여 실장 밀도 향상과 마더 보드의 전기적 패턴의 설계 여유도 향상을 도모하고 패키지의 전체적인 성능을 향상시키며 BGA 패키지 제조상의 공정 감소로 인한 패키지 단가의 절감 효과를 볼 수 있는 반도체 칩 크기의 BGA 패키지를 제공하는 것이다.Therefore, to solve this problem, an object of the present invention is to reduce the amount of encapsulant that surrounds a package without a gold wire, and to provide a method of manufacturing the package together with a structure of a package close to a semiconductor chip size, thereby improving mounting density and mothering. It provides semiconductor chip size BGA package which can improve the design margin of board's electrical pattern, improve overall package performance and reduce the package cost due to the reduction of BGA package manufacturing process.
상기의 목적을 달성하기 위하여 본 발명은, 반도체 칩과, 상기 반도체 칩 상면의 반도체 칩 패드에 구비된 골드 범프 및 솔더 범프와, 상기 골드 범프 및 솔더 범프의 대응되는 위치에 관통홀 및 반구 관통홀이 구비되어 반도체 칩상에 취부되고 또한 반도체 칩상면이 접착제로서 접착된 인쇄 회로 기판과, 상기 인쇄 회로 기판의 상면에 융착된 솔더 볼과, 상기 반도체 칩과 취부된 인쇄 회로 기판의 관통홀 및 반구 관통홀의 외부로 노출된 골드 범프 및 솔더 범프에 봉지재로서 코팅하여 구성되며, 이러한 BGA 패키지의 제조 방법은, 반도체 칩 상에 구비된 반도체 칩패드에 골드 범프 및 솔더 범프를 형성하는 단계와, 상기 반도체 칩 패드의 내면 쪽으로 접착제를 도포하는 단계와, 상면에는 솔더 마스크가 형성되고, 하면에는 구리 도금층이 형성되고, 상기 반도체 칩 패드와 대응하는 위치에 관통홀 및 반구 관통홀이 형성된 인쇄 회로 기판을 상기 반도체 칩 패드에 형성된 골드 범프 및 솔더 범프와 정렬하여 반도체 칩에 취부 및 접착하는 단계와, 상기 인쇄 회로 기판의 솔더 마스크에 솔더볼을 안착시켜 노(Furnace)에서 리플로우하여 솔더볼을 부착하는 단계와, 상기 관통홀 및 반구 관통홀 외부로 노출된 골드 범프 및 솔더 범프를 봉지재로서 코팅하는 단계로 이루어진다.In order to achieve the above object, the present invention provides a semiconductor chip, gold bumps and solder bumps provided on the semiconductor chip pad on the upper surface of the semiconductor chip, and through holes and hemispherical through holes at corresponding positions of the gold bumps and solder bumps. And a printed circuit board mounted on the semiconductor chip and bonded on the semiconductor chip with an adhesive, solder balls fused to the upper surface of the printed circuit board, through-holes and hemisphere penetrations of the printed circuit board mounted with the semiconductor chip. A gold bump and a solder bump exposed to the outside of the hole is formed as an encapsulant, the manufacturing method of such a BGA package, forming a gold bump and solder bump on the semiconductor chip pad provided on the semiconductor chip, and the semiconductor Applying an adhesive toward the inner surface of the chip pad, a solder mask is formed on the upper surface, a copper plating layer is formed on the lower surface, Mounting and adhering a printed circuit board having through-holes and hemispherical through-holes at positions corresponding to the semiconductor chip pads with gold bumps and solder bumps formed on the semiconductor chip pads, and attaching and bonding them to the semiconductor chips; The solder ball is seated on the mask and reflowed in a furnace to attach the solder ball, and the gold bump and the solder bump exposed to the outside of the through hole and the hemisphere through hole are coated as an encapsulant.
이하, 본 발명에 의한 반도체 칩 크기의 BGA 패키지 구조를 첨부 예시 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the BGA package structure of the semiconductor chip size according to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명으로 완성된 반도체 칩 크기의 패키지에 대한 전체적인 개략도이다. 반도체 칩(1) 상면에 위치한 반도체 칩 패드의 안쪽 사각 중앙부에 탄력성 있는 접착제(9) 또는 양면 테이프 등으로 인쇄 회로 기판(20 ; 도면 제2도에서 구리 도금층(3)과 폴리미이드(6)를 총칭해서 인쇄 회로 기판이라 함)이 접착되어 있고, 상기 반도체 칩(1) 상면의 사각 주변부에 위치한 반도체 칩 패드 상면에 골드 범프(17 ; Au Bump)와 솔더 범프(18 ; Solder Bump)가 차례로 구비된 구조를 볼 수 있다. 또한 인쇄 회로 기판(20)은 구리 도금층(3)과 폴리미이드(6)로 구성되며 상기 폴리미이드는 솔더 마스크(25)의 형상을 한다. 상기한 구리 도금층(3)의 구조는 폴리미이드(6) 하면 만이 구리로 도금되어 있거나 또는 상, 하면 모두 구리로 도금되어 있는 구조로 할 수 있다. 또한 인쇄 회로 기판에 관통홀(14) 및 반구 관통홀(13)의 구조를 볼 수 있는데 여기서 관통홀(14) 또는 반구 관통홀(13)은 홀 내부의 벽면이 전도성 물질(16)로 도포된 것이나 도포 되지 아니한 구조로 할 수 있다. 상기 구리 도금층(3), 솔더 마스크(25) 형상의 폴리미이드(6), 관통홀(14) 또는 반구 관통홀(13)이 모두 구비된 인쇄 회로 기판(20)은 반도체 칩(1) 상면의 골드 범프(17) 또는 솔더 범프(19)에 정렬되어 취부 및 부착되고 상기 한 인쇄 회로 기판(20)의 솔더 마스크(25)내에 솔더 볼(7)이 융착되어 있는 구조를 볼 수 있다. 상기와 같은 패키지에서 입, 출력 신호는 반도체 칩 패드에서 와이어 없이 반도체 칩(1) 상면 사각 주변부의 골드 범프(17) 및 솔더 범프(19)와 취부된 관통홀(14) 또는 반구 관통홀(13)을 통해 구리 도금층(3)에 연결되고 상기한 구리 도금층(3)이 솔더 볼(7)에 연결됨으로서 마더 보드와 신호를 교환하게 되는 구조이다. 또한 관통홀(14) 및 반구 관통홀(13)의 외부로 노출된 골드 범프(17) 및 솔더 범프(19)를 외부 환경으로부터 보호하기 위해 에폭시 수지(Epoxy Resin) 또는 수지계 성형 재료의 봉지재(8)로 코팅된 구조를 보이고 있다.2 is an overall schematic view of a semiconductor chip sized package completed with the present invention. The printed circuit board 20 (copper plating layer 3 and polyamide 6 in FIG. 2 of FIG. 2) is made of an elastic adhesive 9 or a double-sided tape in an inner rectangular center of the semiconductor chip pad located on the upper surface of the semiconductor chip 1. Are collectively referred to as a printed circuit board), and gold bumps 17 (Au Bump) and solder bumps 18 (Solder bumps) are sequentially formed on the upper surface of the semiconductor chip pad located at the periphery of the quadrangle of the upper surface of the semiconductor chip 1 You can see the structure provided. In addition, the printed circuit board 20 is composed of a copper plating layer 3 and a polyamide (6), the polyamide has the shape of a solder mask (25). The copper plating layer 3 may have a structure in which only the lower surface of the polyamide 6 is plated with copper, or both the upper and lower surfaces are plated with copper. In addition, the structure of the through hole 14 and the hemispherical through hole 13 can be seen in the printed circuit board, where the through hole 14 or the hemisphere through hole 13 is formed by applying a conductive material 16 to the wall inside the hole. It may be of a structure which is not coated. The printed circuit board 20 including the copper plating layer 3, the polyamide 6 having the solder mask 25, the through holes 14, or the hemispherical through holes 13 is formed on the upper surface of the semiconductor chip 1. The structure in which the solder balls 7 are fused to the gold bump 17 or the solder bumps 19 of the printed circuit board 20 in the solder mask 25 of the printed circuit board 20 can be seen. In the package as described above, the input and output signals are provided with the gold bump 17 and the solder bump 19 around the rectangular top of the upper surface of the semiconductor chip 1 without wires in the semiconductor chip pad, and the through holes 14 or the hemispherical through holes 13 mounted thereon. The copper plating layer 3 is connected to the copper plating layer 3 and the copper plating layer 3 is connected to the solder balls 7 so as to exchange signals with the motherboard. In addition, in order to protect the gold bumps 17 and the solder bumps 19 exposed to the outside of the through hole 14 and the hemisphere through hole 13 from the external environment, an encapsulant of epoxy resin or resin-based molding material ( 8) shows a structure coated with.
제3a도 내지 제3c도는 상기한 제2도의 “a”부분 요부 확대도로서 관통홀(14) 또는 반구 관통홀(13)의 구조를 자세히 나타내고 있다. 도면 제3a도와 제3b도에서 상기의 관통홀(14)은 인쇄 회로 기판(20)을 관통하고 있으며, 내부 벽면에 전도성 물질(16)로 도금되어 있어 폴리미이드(6) 하면의 구리 도금층(3)과 인쇄 회로 기판(20) 상면의 솔더 볼(7)을 연결하는 구조이다. 제3c도는 3a도의 “b - b'”의 단면을 보인 것으로 반구 관통홀(13)이 외부의 환경으로부터 보호되도록 봉지재(8)로 코팅된 구조를 나타내고 있다.3A to 3C are enlarged views of the portion “a” of FIG. 2 and show the structure of the through hole 14 or the hemispherical through hole 13 in detail. 3A and 3B, the through hole 14 penetrates the printed circuit board 20 and is plated with a conductive material 16 on an inner wall thereof to form a copper plating layer on the bottom surface of the polyamide 6. 3) and the solder ball 7 of the upper surface of the printed circuit board 20 is connected. FIG. 3c shows a cross-section of “b-b '” of FIG. 3a and shows a structure in which the hemisphere through-hole 13 is coated with the encapsulant 8 so as to be protected from the external environment.
제4a도는 반도체 칩(1) 상면에 인쇄 회로 기판(20)의 반구 관통홀(13)과 반도체 칩(1) 상부 사각 주변부의 패드 상면의 골드 범프(17) 및 솔더 범프(19)를 리플로우한 후의 형상을 나타내고 있으며, 4b도 및 4c도는 관통홀(14)과 반도체 칩(1) 상면의 골드 범프(17) 및 솔더 범프(19)를 기계적인 코이닝(21 ; Mechanical Coining)에 의해 접속시킴으로서 반도체 칩(1)과 인쇄 회로 기판(20)이 연결되는 구조이다. 또한 상기 코이닝과 리플로우를 병행하여 반도체 칩과 인쇄 회로 기판(20)을 접속시킨 구조를 할 수도 있다.4A illustrates a reflow of the gold bumps 17 and the solder bumps 19 on the hemispherical through-hole 13 of the printed circuit board 20 and the pad upper surface of the periphery of the upper portion of the semiconductor chip 1 on the upper surface of the semiconductor chip 1. 4B and 4C show the through holes 14 and the gold bumps 17 and the solder bumps 19 on the upper surface of the semiconductor chip 1 by mechanical coining (21). By doing so, the semiconductor chip 1 and the printed circuit board 20 are connected. In addition, a structure in which the semiconductor chip and the printed circuit board 20 are connected in parallel with the coining and the reflow may be performed.
이하, 본 발명에 의한 반도체 칩 크기의 BGA 패키지 제조 방법을 첨부 예시 도면에 의거 상세히 설명하겠다.Hereinafter, a method for manufacturing a semiconductor chip sized BGA package according to the present invention will be described in detail with reference to the accompanying drawings.
반도체 칩 크기의 BGA 패키지 제조 공정의 첫 단계는 제5도에 나타낸 바와 같이 반도체 칩(1) 상면의 사각 주변부에 마련되어 있는 패드상에 기존의 와이어 본딩(Wire Bonding) 기술을 이용하여 1차적으로 골드 범프(17)를 형성한 후 상기 골드 범프(17) 상면에 다시 2차적으로 솔더 범프(19)를 형성한다.The first step in the manufacturing process of a semiconductor chip sized BGA package is primarily gold, using conventional wire bonding technology on a pad provided at the periphery of the top surface of the semiconductor chip 1 as shown in FIG. After the bumps 17 are formed, solder bumps 19 are secondarily formed on the upper surface of the gold bumps 17.
둘째 단계는 제6도에 나타낸 바와 같이 솔더 범프(19)가 형성된 반도체 칩(1) 상면 사각 중앙부에 탄성 중합체(실리콘 고무와 같은 합성 고무)같은 접착제(9) 또는 양면 테이프를 부착한다.The second step is to attach an adhesive 9 or a double-sided tape such as an elastomer (synthetic rubber such as silicone rubber) to the square center of the upper surface of the semiconductor chip 1 on which the solder bumps 19 are formed as shown in FIG.
셋째 단계는 제7도에 나타낸 바와 같이 인쇄 회로 기판(20)내에 관통홀(14) 또는 반구 관통홀(13)을 마련한다. 이때 관통홀 및 반구 관통홀은 내부 벽면을 전도성 물질(16)로 도금한 것이나 아니된 것 모두 사용할 수 있다.The third step is to provide a through hole 14 or a hemisphere through hole 13 in the printed circuit board 20 as shown in FIG. At this time, the through hole and the hemisphere through hole may be used, whether or not the inner wall of the plated with a conductive material (16).
넷째 단계는 제7도에 나타낸 바와 같이 폴리미이드(6) 하면에 구리 도금층(3)을 구비하며 상기 구리 도금층은 관통홀(14) 또는 반구 관통홀(13)과 연결된 구조로 하며 폴리미이드(6)하면에만 만들 수도 있고 상, 하면 모두 만들 수도 있다.In the fourth step, as shown in FIG. 7, the copper plating layer 3 is provided on the bottom surface of the polyamide 6, and the copper plating layer is connected to the through hole 14 or the hemispherical through hole 13. (6) You can make it only if you can, or you can make both.
다섯째 단계도 제7도에 나타낸 바와 같이 폴리미이드(6) 상면에 요홈 모양의 솔더 마스크(25)와 솔더 볼(7)이 융착할 솔더 랜드(22)를 마련하고 상기 관통홀(14), 반구 관통홀(13), 구리 도금층(3), 솔더 마스크(25)가 구비된 인쇄 회로 기판(20)에서 관통홀 및 반구 관통홀과 첫 단계에서 마련한 반도체 칩(1) 상면의 골드 범프(17) 및 솔더 범프(19)에 정렬하여 반도체 칩(1) 상에 취부 및 접착하여 상기 인쇄 회로 기판(20)을 부착한다.In the fifth step, as shown in FIG. 7, the solder lands 22 to which the grooved solder mask 25 and the solder balls 7 are fused are formed on the upper surface of the polyamide 6, and the through holes 14, In the printed circuit board 20 provided with the hemispherical through hole 13, the copper plating layer 3, and the solder mask 25, the through bumps and the hemispherical through holes and the gold bumps 17 on the upper surface of the semiconductor chip 1 prepared in the first step. ) And the printed circuit board 20 are attached to the semiconductor chip 1 in alignment with the solder bumps 19.
여섯째 단계도 제1도에 나타낸 바와 같이 상기 인쇄 회로 기판(20)의 관통홀(14) 또는 반구 관통홀(13)과 정렬되어 관통홀 및 반구 관통홀 내부에 위치한 골드 범프(17) 및 솔더 범프(19)에 코이닝 또는 리플로우를 각각 실시하거나 코이닝과 리플로우를 병행하여 관통홀(14) 또는 반구 관통홀(13)과 골드 범프(17) 및 솔더 범프(19)를 전기적, 열적으로 접착시킨다.As shown in FIG. 1, the sixth step is aligned with the through hole 14 or the hemisphere through hole 13 of the printed circuit board 20, and the gold bumps 17 and the solder bumps located inside the through holes and the hemisphere through holes. Coining or reflowing is performed at (19), or coining and reflowing are performed to electrically and thermally through-hole 14 or hemispherical through-hole 13, gold bump 17 and solder bump 19. Glue.
일곱째 단계는 제1도에 나타낸 바와 같이 인쇄 회로 기판(20) 상면의 솔더 마스크(25) 요흠부 즉, 솔더 랜드(22 ; 제7도에 자세히 표시됨)에 솔더 볼(7)을 노(Furnace)안에서 리플로우하여 외부 단자인 솔더 볼(7)을 폴리미이드(6) 하면의 구리 도금층(3)과 전기적, 열적으로 접합한다.The seventh step is to furnish the solder balls 7 in the solder mask 25 recesses on the upper surface of the printed circuit board 20, that is, the solder lands 22 (shown in detail in FIG. 7) as shown in FIG. Reflow inside, and the solder ball 7 which is an external terminal is electrically and thermally joined with the copper plating layer 3 of the lower surface of polyimide 6.
여덟째 단계는 제1도에 나타낸 바와 같이 상기한 인쇄 회로 기판(20)의 관통홀(14) 또는 반구 관통홀(13)에 접착된 골드 범프(17) 및 솔더 범프(18) 주위를 외부 환경으로부터 보호하기 위해 에폭시 수지 또는 수지계 성형 재료의 봉지재(8)로 코팅함으로서 제조 공정이 완료되는 것이다.The eighth step is carried out from the external environment around the gold bump 17 and the solder bump 18 bonded to the through hole 14 or the hemisphere through hole 13 of the printed circuit board 20 as shown in FIG. The coating process is completed by coating with an encapsulant 8 of epoxy resin or resin-based molding material for protection.
상기한 구조와 제조 방법으로 완성된 BGA 패키지에서 반도체 칩의 입, 출력 신호 및 열의 흐름은 반도체 칩(1) 상면 사각모양의 주변부에 위치한 반도체 칩상의 패드에서 골드 범프(17) 및 솔더 범프(19)에 의해 관통홀(14) 및 반구 관통홀(13)을 지나 구리 도금층(3)로 연결되고 상기한 구리 도금층(3)은 솔더 볼(7)에 연결됨으로서 반도체 칩의 입, 출력 신호가 와이어 없이 직접 마더 보드에 전기적으로 신호를 교환하는 것이다.In the BGA package completed by the above-described structure and manufacturing method, the input, output signal and heat flow of the semiconductor chip is transferred to the gold bump 17 and the solder bumps 19 on the pads on the semiconductor chip located at the periphery of the rectangular shape of the upper surface of the semiconductor chip 1. Through the through hole 14 and the hemispherical through hole 13 by the copper plating layer (3) and the copper plating layer (3) is connected to the solder ball (7), the input and output signals of the semiconductor chip is wired There is no electrical signal exchange to the motherboard directly.
상기한 바와 같은 반도체 칩 크기의 BGA 패키지는 다음과 같은 효과가 있다.The BGA package of the semiconductor chip size as described above has the following effects.
첫째 기존의 골드 와이어를 사용치 않으며 패키지를 감싸고 있는 봉지재의 양이 크게 감소하여 패키지의 크기가 QFP 또는 BGA 패키지에 비해 소형화함으로 마더 보드에 실장 면적을 적게 하고 실장 밀도를 높일 수 있으며 마더 보드내의 전기적 패턴 여유도를 향상시킬 수 있다.First, it does not use the existing gold wire and the amount of encapsulant that surrounds the package is greatly reduced, so that the size of the package is smaller than that of the QFP or BGA package, thereby reducing the mounting area on the motherboard and increasing the mounting density. The pattern margin can be improved.
둘째 QFP 또는 BGA에 비해 패키지 내부의 배선들의 전체 연결 길이가 짧아지므로 그 만큼 낮은 저항, 인덕턴스, 캐패시턴스 값으로 신호 지연과 기억 번지수로의 접근 시간이 짧아지고 또한 스위칭노이즈가 감소함으로서 전체적인 패키지의 성능이 향상된다.Second, the total interconnect length of the wirings inside the package is shorter than that of the QFP or BGA, so the low resistance, inductance, and capacitance values shorten the signal delay and access time to the memory address, and also reduces switching noise. Is improved.
셋째 와이어 본딩공정이 없어지고 사용되는 봉지재의 양이 크게 감소하여 제조 공정수가 기존의 BGA 패키지 공정보다 적어지고 따라서 패키지의 신뢰성이 높아지며, 가격이 절감하는 효과가 있다.Third, there is no wire bonding process and the amount of encapsulant used is greatly reduced, resulting in fewer manufacturing processes than existing BGA package processes, thus increasing package reliability and reducing costs.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960005344A KR100192756B1 (en) | 1996-02-29 | 1996-02-29 | Structure of ball grid array semiconductor package and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960005344A KR100192756B1 (en) | 1996-02-29 | 1996-02-29 | Structure of ball grid array semiconductor package and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970063685A KR970063685A (en) | 1997-09-12 |
| KR100192756B1 true KR100192756B1 (en) | 1999-06-15 |
Family
ID=19452243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960005344A KR100192756B1 (en) | 1996-02-29 | 1996-02-29 | Structure of ball grid array semiconductor package and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192756B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353224B1 (en) * | 1999-11-10 | 2002-09-18 | 밍-퉁 센 | Semiconductor chip module |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788340B1 (en) * | 2001-04-12 | 2007-12-27 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Package |
-
1996
- 1996-02-29 KR KR1019960005344A patent/KR100192756B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353224B1 (en) * | 1999-11-10 | 2002-09-18 | 밍-퉁 센 | Semiconductor chip module |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063685A (en) | 1997-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6069407A (en) | BGA package using PCB and tape in a die-up configuration | |
| KR100253363B1 (en) | Semiconductor package substrate and land grid array semiconductor package and fabrication method thereof | |
| US6252298B1 (en) | Semiconductor chip package using flexible circuit board with central opening | |
| US5831832A (en) | Molded plastic ball grid array package | |
| US7193320B2 (en) | Semiconductor device having a heat spreader exposed from a seal resin | |
| US5942795A (en) | Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly | |
| KR950015727A (en) | Semiconductor device and manufacturing method thereof | |
| JPH08250653A (en) | Multichip module package | |
| KR100194747B1 (en) | Semiconductor device | |
| JP3851797B2 (en) | Ball grid array package and circuit board used therefor | |
| JPH0831868A (en) | Bga semiconductor device | |
| KR100251868B1 (en) | Chip scale semiconductor package using flexible circuit board and manufacturing method thereof | |
| US20120049359A1 (en) | Ball grid array package | |
| KR100192756B1 (en) | Structure of ball grid array semiconductor package and method for manufacturing the same | |
| US20080251948A1 (en) | Chip package structure | |
| KR100186759B1 (en) | Heat radiating structure of ball grid array semiconductor package using solder ball as input-output | |
| US20030080418A1 (en) | Semiconductor device having power supply pads arranged between signal pads and substrate edge | |
| JPH08274214A (en) | Semiconductor device | |
| US11139228B2 (en) | Semiconductor device | |
| KR100218633B1 (en) | Ball grid array package having a carrier frame | |
| JP2001024033A (en) | Tape for mounting semiconductor elements semiconductor device and manufacture thereof | |
| KR100225236B1 (en) | Bga semiconductor package | |
| KR100199287B1 (en) | Chip scaled package using clip lead | |
| KR19980034141A (en) | Via Grid Array Package | |
| JP3703662B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130116 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140121 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20150119 Year of fee payment: 17 |
|
| EXPY | Expiration of term |