KR100192172B1 - Fabrication method of mask rom - Google Patents
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Abstract
본 발명은 마스크 롬의 제조방법에 관한 것으로, 보다 상세하게는 낸드(NAND)형 마스크 롬의 제조공정시 미세한 간격의 워드 라인을 제조할 수 있는 마스크 롬의 제조방법에 관한 것으로, 본 실시예에 의하면 식각 선택비가 다른 절연막과 텅스텐을 형성하여 식각 공정을 진행하여 미세한 간격을 갖는 워드 라인을 구비하므로써 고집적화를 실현함과 더불어 소자의 제조 소율을 증대시킬 수 있다.The present invention relates to a method for manufacturing a mask rom, and more particularly, to a method for manufacturing a mask rom, which can produce finely spaced word lines during a manufacturing process of a NAND type mask rom. According to the present invention, by forming an insulating film having a different etching selectivity and tungsten, the etching process is performed, and a word line having minute spacing is realized, thereby achieving high integration and increasing the manufacturing rate of the device.
Description
제1도는 종래의 마스크 롬의 제조방법을 설명하기 위한 도면.1 is a view for explaining a method of manufacturing a conventional mask ROM.
제2도(a) 내지 (e)는 본 발명에 따른 마스크 롬이 제조방법을 설명하기 위한 각 제조공정에 있어서의 마스크 롬의 요부 단면도.2 (a) to (e) are cross-sectional views of main parts of the mask ROM in each manufacturing step for explaining the method for manufacturing the mask ROM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 기판 12 : 제1게이트 산화막11 semiconductor substrate 12 first gate oxide film
13 : 폴리실리콘 14 : 산화막 패턴13: polysilicon 14: oxide film pattern
15 : 텅스텐 16 : 산화막 스페이서15: tungsten 16: oxide film spacer
17 : SOG막 18 : 워드 라인17: SOG film 18: word line
본 발명은 마스크 롬의 제조방법에 관한 것으로, 보다 상세하게는 낸드(NAND)형 마스크 롬의 제조공정시 미세한 간격의 워드 라인을 제조할 수 있는 마스크 롬의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a mask rom, and more particularly, to a method for manufacturing a mask rom, which can produce word lines with a fine spacing during the manufacturing process of a NAND type mask rom.
일반적으로 마스크 롬은 비휘발성 기억소자(Non-Volatile Memory)로서 전원을 끊더라도 소자내의 정보는 지워지지 않고 그대로 유지되는 기억소자이다.In general, the mask ROM is a non-volatile memory device that retains information in the device even when the power supply is turned off.
즉, 한 트랜지스터로서 한 비트(BIT)의 저장상태를 실현하며 저장된 데이터를 판독만 하게 된다.That is, as one transistor, the storage state of one bit is realized, and only the stored data is read.
이와 같이 마스크 롬은 제조업체가 사용자로부터 주문을 받아(ROM CODE) 마스크에 패턴을 형성한 후 실리콘 웨이퍼에 데이터를 기록하여 영구히 사용하는데, 이는 프로그램된 데이터를 사용중에 바꿀 필요가 없고 데이터를 판독만 함으로서, 게임기의 게임팩, 사무자동화(OA:Office Automation), 전자수첩이나 프린터등의 문자 데이터를 저장하는 비교적 단순화된 셀의 구조를 갖는다.In this way, the mask ROM is made by the manufacturer (ROM CODE), patterned on the mask, and then written to the silicon wafer for permanent use. This means that the programmed data does not need to be changed during use, but only by reading the data. It has a relatively simplified cell structure for storing character data such as game packs of game machines, office automation (OA), electronic notebooks or printers.
또한 단위 셀당 비트 가격이 가장 낮아 사용자가 개발 완료된 시스템을 대량 생산할 경우에 많이 사용된다.In addition, the lowest bit price per unit cell is often used for mass production of developed systems.
이러한 특성을 갖는 종래의 낸드 마스크 롬은 다음과 같은 제조 공정에 의하여 제조된다.Conventional NAND mask roms having these characteristics are manufactured by the following manufacturing process.
제1도에 도시된 바와 같이, 반도체 기판(1)상에 박막의 게이트 산화막(3)을 증착하고, 그 상부에 워드 라인용 폴리실리콘(4)을 증착하고, 워드 라인의 형태로 식각한다. 이때 상기 미세한 간격을 갖는 워드 라인을 형성하기 위하여 해상력이 높은 스텝퍼를 사용하여 패터닝한다. 그리고 나서, 전체 구조물 상부에 산화막을 형성하고, 이방성 블랭킷 식각을 실시하여 워드 라인 측벽(5)을 형성한다. 그리고 나서, 소오스, 드레인(6,7)을 형성하기 위한 이온 주입 공정을 실시하고, 어닐링하여 마스크 롬의 소자 영역을 구축한다. 그리고 난다음, 전체 구조물상에 평탄화 절연물(8)을 형성하고, 소정 영역을 식각하여 콘택홀을 형성한 다음, 비트라인 콘택(9)을 형성하고, 이후 공정을 진행한다.As shown in FIG. 1, a thin gate oxide film 3 is deposited on the semiconductor substrate 1, polysilicon 4 for word lines is deposited thereon, and etched in the form of a word line. At this time, patterning is performed using a stepper having a high resolution in order to form word lines having the minute spacing. Then, an oxide film is formed on the entire structure, and anisotropic blanket etching is performed to form the word line sidewall 5. Then, an ion implantation step for forming the source and drains 6 and 7 is performed and annealed to form an element region of the mask ROM. Then, the planarization insulator 8 is formed on the entire structure, a predetermined region is etched to form a contact hole, a bit line contact 9 is formed, and then the process is performed.
그러나, 종래의 마스크 롬은 워드 라인간의 간격 즉, 소오스 드레인이 형성되는 영역이 넓으므로 인하여, 칩 사이즈가 증대하는 문제점이 발생하였다.However, the conventional mask ROM has a problem in that the chip size is increased due to the wide spacing between word lines, that is, the region where the source drain is formed.
따라서, 본 발명의 목적은 낸드형 마스크 롬의 제조방법에 있어서, 워드 라인과 워드 라인간격 즉, 소오스 또는 드레인 영역의 측면 길이를 감소하여 소자의 칩사이즈를 감소시키므로써, 고집적화를 실현함과 더불어 소자의 제조 수율을 증대시킬 수 있는 마스크 롬의 제조방법을 제공하는데에 있다.Accordingly, an object of the present invention is to reduce the chip size of the device by reducing the word line and word line spacing, that is, the side length of the source or drain region in the method of manufacturing a NAND mask ROM, thereby realizing high integration. An object of the present invention is to provide a method for manufacturing a mask rom that can increase the yield of device fabrication.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 제1게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 폴리실리콘을 형성하는 단계; 상기 폴리실리콘 상부에 절연막 패턴을 형성하는 단계; 상기 절연막 패턴으로 노출된 폴리실리콘 부분에 텅스텐층을 형성하는 단계; 상기 텅스텐층의 일부분 상단 및 절연막 패턴의 양측벽에 존재하도록 절연막 스페이서를 형성하는 단계; 상기 노출된 텅스텐층을 식각하는 단계; 상기 결과물 상부에 SOG막을 형성하는 단계; 상기 SOG막, 절연막 패턴 및 절연막 스페이서를 상기 절연막 스페이서의 하부에 존재하는 텅스텐이 노출될 때까지 식각하는 단계; 상기 식각 공정시 잔존하는 절연막을 마스크로하여 텅스텐 및 텅스텐 하부의 폴리실리콘을 식각하는 단계; 상기 식각이 이루어진 폴리실리콘 상부의 절연막을 식각하여 워드 라인을 형성하는 단계; 및 상기 노출된 기판면에 불순물 이온 주입 공정을 진행하여 소오스 및 드레인 영역을 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming a first gate insulating film on a semiconductor substrate; Forming polysilicon on the gate insulating film; Forming an insulating film pattern on the polysilicon; Forming a tungsten layer on a portion of the polysilicon exposed by the insulating film pattern; Forming an insulating film spacer so as to exist on an upper portion of the portion of the tungsten layer and on both sidewalls of the insulating film pattern; Etching the exposed tungsten layer; Forming an SOG film on the resultant product; Etching the SOG film, the insulating film pattern, and the insulating film spacer until the tungsten existing under the insulating film spacer is exposed; Etching tungsten and polysilicon under the tungsten by using the remaining insulating film as a mask during the etching process; Etching the insulating film on the polysilicon on which the etching is performed to form a word line; And an impurity ion implantation process on the exposed substrate surface to form source and drain regions.
본 발명에 있어서, 상기 절연막 패턴 및 스페이서를 구성하는 막은 산화막 또는 질화막인 것을 특징으로 한다.In the present invention, the film constituting the insulating film pattern and the spacer is an oxide film or a nitride film.
이하 본 발명의 일실시예를 첨부 도면을 참고하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제2도(a) 내지 (e)는 일실시예에 관련되는 마스크 롬의 제조공정을 나타내는 단면도이다.2 (a) to (e) are cross-sectional views showing a manufacturing process of a mask rom according to one embodiment.
우선, 제2도(a)에 도시된 바와 같이, 반도체 기판(11) 상부에 제1게이트 산화막(12)을 소정 두께로 형성하고, 게이트 전극용 폴리실리콘(13)을 증착한다. 그리고, 상기 폴리실리콘(13) 상부에 후막의 산화막을 형성하고, 소정의 형태로 식각하여 산화막 패턴(14)을 형성한다.First, as shown in FIG. 2A, the first gate oxide film 12 is formed on the semiconductor substrate 11 to have a predetermined thickness, and the polysilicon 13 for the gate electrode is deposited. An oxide film of a thick film is formed on the polysilicon 13, and the oxide film pattern 14 is formed by etching a predetermined film.
다음에 제2도(b)에 나타낸 바와 같이, 상기 산화막 패턴(14)의 형성으로 노출된 폴리실리콘(13)에 선택적 증착방식에 따라 텅스텐(15)을 형성한다.Next, as shown in FIG. 2B, tungsten 15 is formed on the polysilicon 13 exposed by the formation of the oxide film pattern 14 by a selective deposition method.
그후, 제2도(c)에 도시된 바와 같이, 상기 결과물 전면에 산화막을 형성하고, 이방성 블랭킷 식각을 진행하여 산화막 패턴의 양측벽에 스페이서(16)을 형성한다.Thereafter, as shown in FIG. 2C, an oxide film is formed on the entire surface of the resultant product, and anisotropic blanket etching is performed to form spacers 16 on both sidewalls of the oxide film pattern.
이어서, 제2도(d)에 도시된 바와 같이, 상기 노출된 텅스텐(15)을 산화막 스페이서(16)를 식각 마스크로하여 식각하고, 전체 구조물 상부에 SOG(17:spin on glass)를 비교적 두꺼운 후막으로 형성한다. 그러면, 상기 스페이서 하부에만 텅스텐막(15)이 존재하게 된다.Subsequently, as shown in FIG. 2D, the exposed tungsten 15 is etched using the oxide spacer 16 as an etch mask, and a relatively thick SOG (17: spin on glass) is formed on the entire structure. It is formed into a thick film. Then, the tungsten film 15 is present only under the spacer.
그리고, 제2도(e)에 도시된 바와 같이, 상기 SOG막(17)과 산화막 패턴(14) 및 스페이서(16)을 에치백하여 하부의 텅스텐부분이 노출될 때까지 식각한다. 그러면, 도면에 도시된 것과 같이, 산화막(14')이 텅스텐(15)보다 식각 속도가 빠르므로, 텅스텐(15)의 높이가 산화막(14')의 높이보다 높게 된다.As illustrated in FIG. 2E, the SOG film 17, the oxide film pattern 14, and the spacer 16 are etched back and etched until the lower tungsten portion is exposed. Then, as shown in the figure, since the oxide film 14 'has a faster etching rate than the tungsten 15, the height of the tungsten 15 is higher than the height of the oxide film 14'.
이어서, 제2도(f)에 도시된 바와 같이, 상기 잔존하는 산화막(14')을 마스크로하여 측부에 위치하는 텅스텐(15)와 하부의 폴리실리콘(13)을 식각한다. 그러면, 상기 텅스텐과 폴리실리콘은 식각 선택비의 차가 크지 않으므로 텅스텐 식각후, 인 시튜로 폴리실리콘(13)을 식각한다.Subsequently, as shown in FIG. 2 (f), the tungsten 15 and the lower polysilicon 13 positioned on the side are etched using the remaining oxide film 14 'as a mask. Then, since the difference between the etching selectivity of the tungsten and the polysilicon is not large, the polysilicon 13 is etched in situ after tungsten etching.
그런다음, 제2도(g)에 도시된 바와 같이, 상기 폴리실리콘층 상부의 잔존하는 산화막(14')을 통상의 산화막 제거 방법으로 제거하여 워드 라인(18)을 형성하고, 노출된 기판 부위에 불순물 예를 들어 비소(As) 원자를 이온 주입하여 소오스, 드레인 영역(도시되지 않음)을 형성한다.Then, as shown in FIG. 2 (g), the remaining oxide film 14 'over the polysilicon layer is removed by a conventional oxide film removal method to form a word line 18, and the exposed substrate portion. An ion, for example, an arsenic (As) atom, is implanted into the source to form a source and a drain region (not shown).
이후는, 도시하지 않았지만, 층간 절연막 콘택 및 금속 배선 공정을 실시하여 소망하는 낸드형 마스크 롬을 형성한다.After that, although not shown in the figure, an interlayer insulating film contact and a metal wiring process are performed to form a desired NAND mask ROM.
이상과 같이, 본 실시예에 의하면 식각 선택비가 다른 절연막과 텅스텐을 형성하여 식각 공정을 진행하여 미세한 간격을 갖는 워드 라인을 구비하므로써 고집적화를 실현함과 더불어 소자의 제조 수율을 증대시킬 수 있다.As described above, according to the present embodiment, by forming an insulating film having a different etching selectivity and tungsten to perform an etching process and having a word line having minute spacing, high integration and device manufacturing yield can be increased.
또한 본 발명에서는 선택적 텅스텐과 식각 선택비가 다른막으로서, 산화막 패턴 및 산화막 스페이서에 대하여 예를 들어 설명하였지만, 본 발명에서는 상기 텅스텐 또는 폴리실리콘과의 선택비 차이가 현저한 막 예를 들어, 질화막이어도 본 발명과 동일한 효과를 얻을 수 있다.In addition, in the present invention, the selective tungsten and the etching selectivity are different from one another, and the oxide film pattern and the oxide spacer are described with reference to the example. The same effect as the invention can be obtained.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 이 기술에 속하는 당업자에게 자명할 뿐만 아니라 용이하게 발명해 낼 수 있다. 따라서 여기에 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고, 상기의 청구범위는 이 발명에 내제되어 있는 특허성 있는 신규한 모든 것을 포함하며, 아울러 이 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments are obvious to those skilled in the art without departing from the spirit and spirit of the invention and can be easily invented. Therefore, the claims appended hereto are not limited to those described above, and the above claims encompass all patentable novelties that are inherent in this invention, and furthermore, those of ordinary skill in the art to which this invention pertains. It includes all features processed evenly by the ruler.
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