KR100191833B1 - 플립 칩 또는 와이어 본드 집적 회로를 테스트하기 위한 장치 및그 장치를 구성하는 방법 - Google Patents

플립 칩 또는 와이어 본드 집적 회로를 테스트하기 위한 장치 및그 장치를 구성하는 방법 Download PDF

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Abstract

와이어 본드 또는 플립 칩 접속된 집적 회로를 테스트 하는데 이용하기 위한 장치는 상부측, 하부측 및 하우징 중앙 개구를 한정하는 주변 영역을 가진 하우징을 포함한다. 상기 하우징은 제1테스트 주기 동안에 플립 칩 집적 회로에의 플립 칩 납땜 접속을 수용하는 플립 칩 패드와 제2테스트 주기 동안에 와이어 본드 집적 회로에의 와이어 본드 접속을 수용하는 와이어 본드 패드를 더 포함한다. 상기 하우징의 하부측 상에는 인쇄 회로 기판과의 접속을 위한 커넥터 핀이 있다. 상기 인쇄 회로 기판은 상기 하우징 중앙 개구와 정렬되는 액세스 개구를 포함한다. 이런 구성은 테스트 프로브가 상기 하우징에 구성된 플립 칩 집적 회로에 액세스하도록 하고, 또한 상기 하우징이 와이어 본딩된 집적 회로를 수용할 때 히트 싱크가 사용될 수 있게 한다.

Description

플립 칩 또는 와이어 본드 집적 회로를 테스트하기 위한 장치 및 그 장치를 구성하는 방법
제1도는 본 발명의 테스트 장치의 한 실시예의 간력화된 평면도.
제2도는 플립 칩 접속된 집적 회로를 수용한 본 발명의 장치의 단면도.
제3도는 와아어 본딩된 집적 회로를 수용한 본 발명의 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 테스트 장치 22 : 하우징
24 : 하우징 중앙 개구 26 : 플립 칩 패드 셸프
28 : 와이어 본드 패드 셸프
본 발명은 일반적으로 집적 회로의 테스트에 관한 것이다. 특히, 본 발명은 와이어 본드 접속 또는 플립 칩 접속을 위해 구성된 집적 회로에 사용될 수 있는 집적 회로 테스트 장치에 관한 것이다.
집적 회로 패키지에 집적 회로를 전기적으로 결합하기 위한 2개의 중요한 기술은 와이어 본드 접속과 플립 칩 접속이다. 와이어 본드 접속은 마이크로 전자 공학 산업에 이용되는 가장 일반적인 기술이다. 상기 와이어 본드 공정은 비작동 후면을 아래쪽으로하여 집적 회로를 장착함으로써 시작한다. 다음에, 와이어가 상기 집적 회로의 작동 전표면과 상기 집적 회로 패키지 사이에 본딩된다. 와이어 본딩은 초음파 본딩, 열 압축 본딩 또는 열음파 본딩을 통해 완성될 수 있다.
또한 집적 회로를 집적 회로 패키지에 전기적으로 결합하는 플립 칩기술도 이미 공지되어 있다. 때때로 제어된 콜라프스(collapse) 칩 접속이라고도 하는데, 상기 용어 플립 칩은 기판 상에 집적 회로의 비작동 후면을 구성하는 전통적인 방법에 반대된다는 사실에 근거한다. 즉, 플립 칩 접속에서는 집적 회로의 작동 전표면이 기판 상에 구성된다. 플립 칩 접속을 위해 구성된 집적 회로는 습성 금속 단자 상에 납땜 융기(solder bump)를 가진다. 상기 기판은 차례로 납땜 습성 단자의 매칭 풋프린트(matching footpring)를 가진다. 상기 납땜 융기가 정렬되고, 모든 접속이 상기 융기를 재유동시켜 동시에 형성된다.
전술한 바를 고려해 볼 때, 와이어 본드 구성은 플립 칩 구성과 상당히 다르다. 따라서, 종래에는 각 구성을 위해 구별되는 패키지가 이용되었다. 따라서 와이어 본드 또는 플립 칩 접속된 집적 회로를 수용하기 위해 단일 장치를 제공하는 것이 비용면에서 효과적일 것이다. 그런 장치는 집적회로를 테스트 하기 위한 고정물로서 특히 유용할 것이다.
집적 회로는 영구적인 패키징 전에 테스트 고정물에서 광범위한 테스트를 받아야 한다. 일반적으로, 제1테스트 고정물이 와이어 본드 접속을 위해 구성되고, 제2테스트 고정물이 플립 칩 접속을 위해 구성된다. 상기 구별되는 고정물은 전술한 바와 같이 2가지 기술의 서로다른 구성의 결과이다. 또한 상기 구별되는 고정물은 2가지 기술을 위해 대립하는 칩 냉각과 칩 테스트 필요 조건의 관점에서 요구된다. 상기 구별되는 플립 칩과 와이어 본드 구성은 2가지 기술을 이용한 작업에서 단일 히트 싱크(heat sink) 장치를 배제한다. 부가적으로, 플립 칩의 경우에는 상기 칩의 전표면이 테스트를 위해 액세스되어야 하는 반면, 와이어 본드 칩을 위해서는 주변 본드패드와 함께 상기 칩의 주변만이 액세스되어야 한다.
와이어 본드와 플립 칩 접속된 집적 회로를 모두 수용할 수 있는 단일 테스트 고정물을 제공하는 것이 비용면에서 바람직할 것이다. 그런 고정물은 2가지 기술의 구별되는 구성, 및 상기 2가지 기술의 대립하는 칩 냉각과 칩 테스트 필요 조건을 극복해야 한다.
본 발명은 와이어 본드 또는 플립 칩 접속된 집적 회로를 테스트 하기 위해 이용하는 장치이다. 상기 장치는 상부측, 하부측 및 하우징 중앙 개구를 한정하는 주변 영역을 가진 하우징을 포함한다. 상기 하우징은 제1테스트 주기 동안에 플립 칩 집적 회로에 플립 칩 납땜 접속을 수용하는 플립 칩 패드와 제2테스트 주기 동안에 와이어 본드 집적 회로에 와이어 본드 접속을 수용하는 와이어 본드 패드를 더 포함한다. 상기 하우징의 상기 하부면 상에는 인쇄 회로 기판과의 접속을 위한 커넥터 핀이 있다. 상기 인쇄 회로 기판은 상기 하우징 중앙 개구에 정렬된 액세스 개구를 포함한다.
이런 구성을 통해 테스트 프로브가 상기 하우징에 구성된 상기 플립 칩 집적 회로에 액세스할 수 있게 된다. 또한 그것은 하우징이 상기 와이어 본딩된 집적 회로를 수용할 경우에 히트 싱크가 사용되도록 한다.
본 발명은 유리하게 상기 플립 칩 집적 회로와 와이어 본드 집적 회로 사이의 상당한 구조적 차이를 수용할 수 단일 테스트 고정물을 제공한다. 상기 단일 고정물 구성은 가격 절감을 가져온다. 그러나, 상기 단일 고정물 구성은 기능을 저하시키지 않는다. 상기 인쇄 회로 기판의 액세스 개구와 상기 하우징 중앙 개구 사이의 정렬은 히트 싱크가 상기 와이어본드 또는 플립 칩 구성에 사용될 수 있게 한다. 부가적으로, 상기 개구 사이의 정렬은 테스트 프로브가 상기 하우징(22)에 구성된 플립 칩 집적 회로를 액세스 할 수 있도록 한다.
상기 본 발명은 도면을 참고로한 이하의 설명으로부터 보다 명백해질 것이다.
제1도는 본 발명의 테스트 장치(20)의 한 실시예의 간력화된 평면도이다. 상기 장치(20)는 하우징 중앙 개구(24)를 한정하는 주변 영역을 가진 집적 회로 하우징(22)을 포함한다. 상기 하우징 중앙 개구(24)를 둘러싸는 것은 플립 칩 패드 셸프(shelf)(26)이다. 상기 플립 칩 패드 셸프(26)는 플립 칩 집적 회로(도시안됨)에 접속을 형성하기 위해 이용된다. 상기 플립 칩 패드 셸프(26)를 둘러싸는 것은 제1와이어 본드 셸프(28)와 제2와이어 본드 셸프(30)이다. 상기 와이어 본드 패드 셸프(28과 30)는 집적 회로(도시안됨) 상의 와이어 본드 패드에 와이어 본드 접속을 형성하기 위해 이용된다.
상기 집적 회로 하우징(22)은 인쇄 회로 기판(32) 상에 구성된다. 상기 인쇄 회로 기판(32)은 상기 하우징 중앙 개구(24)에 대응하는 액세스 개구를 가지고, 그 사용에 대해서는 이하에서 기술된다. 테스트 장치(34)는 테스트 장치 버스(36)를 통해 상기 인쇄 회로 기판(32)에 테스트 신호를 인가한다. 상기 인쇄 회로 기판(32)은 상기 집적 회로 하우징(22)에 상기 신호를 보내고, 차례로 상기 집적 회로 하우징(22)에 구성된 집적 회로에 상기 신호를 인가한다. 상기 집적 회로에 의한 처리후에, 상기 처리된 테스트 신호는 상기 집적 회로 하우징(22)과 인쇄 회로 기판(32)을 통해 상기 테스트 장치에 반송된다.
제1도는 또한 테스트 프로브(38)를 도시한다. 테스트 프로브(38)는 때때로 집적 회로에 신호를 인가하기 위해 인쇄 회로 기판(32) 대신에 사용된다. 즉, 테스트 프로브(38)는 상기 집적 회로를 테스트 하기 위해 집적 회로 상의 선택된 위치와 집적 접촉하도록 구성된다.
테스트 프로브(38), 테스트 장치(34), 인쇄 회로 기판(32) 및 집적 회로 하우징(22)은 각각 공지되어 있으므로, 본 발명은 이런 소자의 새로운 결합에 관한 것이다. 특히, 본 발명은 단일 장치가 플립 칩과 와이어 본드 접속을 위해 사용될 수 있도록 하는 상기 소자의 결합에 관한 것이다. 본 발명은 상기 하우징(22)에 구성된 집적 회로의 형태에 의존하여 히트 싱크에 접속을 위해 또는 테스트 프로브(38)에 의한 액세스를 위해 사용될 수 있는 하우징 중앙 개구를 가진 하우징(22)에 관한 것이다. 상기 하우징 중앙 개구는 플립 칩의 전표면이 테스트 목적을 위해 액세스될 수 있도록 한다. 상기 하우징 중앙 개구는 상기 장치가 와이어 본드 접속을 위해 구성될 때 히트 싱크에 용이한 접속의 부가적인 장점을 제공한다.
본 발명의 장치의 가장 큰 장점은 단일 하우징 고정물(22)이 플립 칩 접속과 와이어 본드 접속을 위해 사용될 수 있다는 것이다. 본 발명에 관련된 장점은 어느 구성이든 효과적 회로 냉각이 히트 싱크의 이용을 통해 달성될 수 있다는 것이다.
본 발명과 본 발명의 장점은 제2도와 제3도에 관련하여 더욱 완전히 이해될 수 있다. 제2도는 상기 하우징(22)의 단면도이다. 상기 하우징 중앙 개구(24)의 성질은 인쇄 회로 기판(32)에 형성된 상기 액세스 개구(42)의 성질과 마찬가지로 도면을 통해 쉽게 이해될 수 있다.
상기 하우징(22)은 표준 방식으로 상기 인쇄 회로 기판(32)에 부착된 커넥터 핀(40)을 포함한다. 제2도에서 상기 플립 칩 패드 셸프(26)는 플립 칩 패드(44) 세트를 지지하는 것을 알 수 있다. 상기 플립 칩 패드(44)는 실시예에서 제1금속층(48), 제2금속층(50), 제3금속층(52) 및 제4금속층(54)을 포함하는 다중 평면 도전성 상호 접속 구조를 통해 상기 커넥터 핀(40)에 전기적으로 접속된다. 다중 평면 도전성 상호 접속 구조는 공지되어 있다.
플립 칩 집적 회로(60)는 상기 하우징(22)에 구성된다. 상기 플립 칩 집적 회로(60)는 상기 플립 칩 패드(44)와 정렬되고, 표준 방식으로 접속된 집적 회로 플립 칩 본드 패드(62)를 포함한다. 또한 상기 플립 칩 집적 회로(60)는 상기 테스트 프로브(38)가 상기 액세스 개구(44)와 하우징 중앙 개구(24)을 통해 통과될 때 상기 테스트 프로브(38)에 의해 액세스 될 수 있는 중앙 집적 회로 플립 칩 본드 패드를 포함한다.
상기 하우징(22)의 상부는 히트 싱크 핀(72)을 가지고 실행될 수 있는 평면 히트 싱크(70)를 지지한다. 상기 평면 히트 싱크(70)는 상기 집적 회로(60)와 물리적 접촉을 가진다. 상기 2개의 장치 사이의 열 전달은 열적 그리스(grease)의 이용으로 증가될 수 있다.
제3도는 와이어 본딩된 집적 회로(90)를 수용하기 위한 하우징의 단면도이다. 제3도에서 상기 제1와이어 본드 패드 셸프(28)와 상기 제2와이어 본드 패드 셸프(30)는 각각 본드 셸프 본드 패드(80)를 지지한다. 본드 와이어(82)는 본드 셸프 본드 패드(80)와 집적 회로 본드 패드(92) 사이에 접속된다.
제3도는 히트 싱크 핀(104)을 지지하는 베이스 영역(102)과 플레토영역(106)을 포함하는 플레토(plateau) 히트 싱크(100)를 도시하고 있다. 상기 플레토 영역(106)은 상기 회로 기판(32)의 액세스 개구(42)와 상기 하우징 중앙 개구(24)를 통해 삽입된다. 상기 플레토 히트 싱크(100)는 상기 인쇄 회로 기판(32)에 장착된 하나 이상의 히트 싱크 커넥터(108)에 의해 지지될 수 있다. 예를 들면, 상기 히트 싱크 커넥터(108)는 클램프로서 실행될 수 있다.
유리하게, 본 발명과 관련하여 이용된 상기 구성요소는 공지된 기술을 이용하여 제조될 수 있다. 다시 말해서, 여기에서 제공된 기술 설명의 관점에서, 기술에 숙련된 자는 상기 항우징(22), 인쇄 회로 기판(32), 히트 싱크(100), 테스트 장치(34), 및 테스트 프로브(38)를 형성하기 위해 다수의 공지된 기술을 이용할 수 있다.
이상에서는 본 발명의 양호한 한 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (24)

  1. 와이어 본드 또는 플립 칩 접속된 집적 회로를 테스트 하도록 구성된 테스트 장치에 있어서, 테스트용 집적 회로를 수용하도록 구성된 하우징을 포함하는데, 상기 하우징은 제1집적 회로의 플립 칩 납땜 접속을 수용하는 플립 칩 패드, 및 제2집적 회로의 와이어 본드 접속을 수용하는 와이어 본드 패드를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 하우징은 상부측, 하부측 및 하우징 중앙 개구를 한정하는 주변 영역을 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 하우징은 상기 하부면 상에 커넥터 핀을 포함하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서, 상기 하우징은 상기 와이어 본드 패드와 상기 플립 칩 패드를 상기 커넥터 핀에 전기적으로 접속하는 다중평면 도전성 상호 접속 구조를 포함하는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 제1집적 회로는 상기 제1테스트 주기 동안에 상기 장치에 배치되고, 상기 제2집적 회로는 제2테스트 주기 동안에 상기 장치에 배치되는 것을 특징으로 하는 장치.
  6. 제5항에 있어서, 상기 커넥터 핀에 전기적으로 접속된 인쇄 회로 기판을 더 포함하는데, 상기 인쇄회로 기판은 상기 하우징 중앙 개구와 정렬된 액세스 개구를 포함하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 인쇄 회로 기판에 접속된 테스트 장치를 더 포함하는데, 상기 테스트 장치는 상기 하우징의 상기 커넥터 핀에 출력 테스트 신호를 보내는 상기 인쇄 회로 기판에 출력 테스트 신호를 제공하고, 상기 출력 테스트 신호는 처리된 테스트 신호가 생성되도록 상기 제1테스트 주기 동안에는 상기 제1집적 회로에 의해 처리되고, 상기 제2테스트 주기 동안에는 상기 제2집적 회로에 의해 처리되고, 상기 처리된 테스트 신호는 상기 하우징의 상기 커넥터 핀에 제공되고, 상기 인쇄 회로 기판에 의해 상기 제1집적 회로와 상기 제2집적 회로의 성능을 판별하는 상기 테스트 장치에 보내지는 것을 특징으로 하는 장치.
  8. 제6항에 있어서, 상기 제1집적 회로를 냉각하기 위해 상기 제1테스트 주기 동안에 상기 하우징의 상기 상부측에 구성된 평면 히트 싱크를 더 포함하는 것을 특징으로 하는 장치.
  9. 제7항에 있어서, 상기 테스트 장치는 상기 제1집적회로로부터 테스트 프로브 신호를 얻기 위해 상기 제1테스트 주기 동안에 상기 액세스 개구를 통해 배치되는 테스트 프로브를 포함하는 것을 특징으로 하는 장치.
  10. 제6항에 있어서, 상기 제2집적 회로를 냉각하기 위해 제2테스트 주기 동안에 상기 액세스 개구를 통해 배치되는 플레토 히트 싱크를 더 포함하는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 상기 플레토 히트 싱크는 상기 인쇄 회로 기판에 접속되는 것을 특징으로 하는 장치.
  12. 제6항에 있어서, 상기 플립 칩 패드는 상기 하우징 중앙 개구를 둘러싸는 플립 칩 패드 셸프 상에 형성되는 것을 특징으로 하는 장치.
  13. 제12항에 있어서, 상기 와이어 본드 패드는 상기 플립 칩 패드 셸프를 둘러싸는 제1와이어 본드 패드 셸프 상에 형성되는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 와이어 본드 패드는 상기 제1와이어 본드 패드 셸프를 둘러싸는 제2와이어 본드 패드 셸프 상에 형성되는 것을 특징으로 하는 장치.
  15. 와이어 본드 또는 플립 칩 접속된 집적 회로를 테스트 하도록 구성된 테스트 장치를 구성하는 방법에 있어서, 제1집적 회로에의 플립 칩 납땜 접속을 수용하는 플립 칩 패드와, 제2집적 회로에의 와이어 본드 접속을 수용하는 와이어 본드 패드를 포함하는 하우징을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 제1집적 회로는 제1테스트 주기 동안에 상기 하우징에 구성되고, 상기 제2집적 회로는 제2테스트 주기 동안에 상기 하우징에 구성되고, 상부측, 하부측 및 하우징 중앙 개구를 한정하는 주변 영역을 가진 하우징을 제공하는 단계와, 상기 하우징의 상기 하부측 상에 커넥터 핀을 제공하는 단계와, 상기 와이어 본드 패드와 상기 플립 칩 패드를 상기 커넥터 핀에 전기적으로 접속하는 다중 평면 도전성 상호 접속 구조체를 제공하는 단계와, 상기 커넥터 핀에 전기적으로 접속되고 상기 하우징 중앙 개구에 정렬되는 액세스 개구를 포함하는 인쇄 회로 기판을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 인쇄 회로 기판에 접속된 테스트 장치를 제공하는 단계를 더 포함하는데, 상기 테스트 장치는 상기 하우징의 상기 커넥터 핀에 출력 테스트 신호를 보내는 상기 인쇄 회로 기판에 출력 테스트 신호를 제공하고, 상기 출력 테스트 신호는 처리된 테스트 신호가 생성되도록 상기 제1테스트 주기 동안에는 상기 제1집적 회로에 의해 처리되고, 상기 제2테스트 주기 동안에는 상기 제2집적 회로에 의해 처리되고, 상기 처리된 테스트 신호는 상기 하우징의 상기 커넥터 핀에 제공되고, 상기 인쇄 회로 기판에 의해 상기 제1집적 회로와 상기 제2집적 회로의 성능을 판별하는 상기 테스트 장치에 보내지는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 제1집적 회로를 냉각하기 위해 상기 제1테스트 주기 동안에 상기 하우징의 상기 상부측 상에 평면 히트 싱크를 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 제1집적 회로로부터 테스트 프로브 신호를 얻기 위해 상기 제1테스트 주기 동안에 상기 액세스 개구를 통해 구성된 테스트 프로브를 가진 테스트 장치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제16항에 있어서, 상기 제2집적 회로를 냉각시키기 위해 상기 제2테스트 주기 동안에 상기 액세스 개구를 통해 플레토 히트 싱크를 구성시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 인쇄 회로 기판에 상기 플레토 히트 싱크를 장착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제16항에 있어서, 상기 하우징 중앙 개구를 둘러싸는 플립 칩 패드 셸프 상에 상기 플립 칩 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 상기 플립 칩 패드 셸프를 둘러싸는 제1와이어 본드 패드 셸프 상에 상기 와이어 본드 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 제1와이어 본드 패드 셸프를 둘러싸는 제2와이어 본드 패드 셸프 상에 상기 와이어 본드 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US6525555B1 (en) 1993-11-16 2003-02-25 Formfactor, Inc. Wafer-level burn-in and test
US6483328B1 (en) * 1995-11-09 2002-11-19 Formfactor, Inc. Probe card for probing wafers with raised contact elements
US5929646A (en) * 1996-12-13 1999-07-27 International Business Machines Corporation Interposer and module test card assembly
JPH11160356A (ja) * 1997-11-25 1999-06-18 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査用プローブカードおよびセラミック多層配線基板ならびにそれらの製造方法
US6720501B1 (en) 1998-04-14 2004-04-13 Formfactor, Inc. PC board having clustered blind vias
US6130546A (en) * 1998-05-11 2000-10-10 Lsi Logic Corporation Area array (flip chip) probe card
US6249136B1 (en) 1999-06-28 2001-06-19 Advanced Micro Devices, Inc. Bottom side C4 bumps for integrated circuits
US6278181B1 (en) 1999-06-28 2001-08-21 Advanced Micro Devices, Inc. Stacked multi-chip modules using C4 interconnect technology having improved thermal management
US6780001B2 (en) * 1999-07-30 2004-08-24 Formfactor, Inc. Forming tool for forming a contoured microelectronic spring mold
US7189077B1 (en) 1999-07-30 2007-03-13 Formfactor, Inc. Lithographic type microelectronic spring structures with improved contours
US6939474B2 (en) * 1999-07-30 2005-09-06 Formfactor, Inc. Method for forming microelectronic spring structures on a substrate
US6888362B2 (en) 2000-11-09 2005-05-03 Formfactor, Inc. Test head assembly for electronic components with plurality of contoured microelectronic spring contacts
US6436737B1 (en) 2000-06-29 2002-08-20 Sun Microsystems, Inc. Method for reducing soft error rates in semiconductor devices
US6437585B1 (en) 2000-10-27 2002-08-20 Anadigics, Inc. Electrical contactor for automatic testing of chips including RF chips
TW571410B (en) * 2002-12-24 2004-01-11 Via Tech Inc BGA package with the same power ballout assignment for wire bonding packaging and flip chip packaging
DE102004007696B4 (de) * 2004-02-16 2009-01-02 Infineon Technologies Ag Testvorrichtung zum Prüfen eines Halbleiterbauteils mit Kontaktflächen auf seiner Oberseite und seiner Unterseite und Verfahren zum Prüfen des Halbleiterbauteils
US7759949B2 (en) 2004-05-21 2010-07-20 Microprobe, Inc. Probes with self-cleaning blunt skates for contacting conductive pads
US8988091B2 (en) 2004-05-21 2015-03-24 Microprobe, Inc. Multiple contact probes
US9476911B2 (en) 2004-05-21 2016-10-25 Microprobe, Inc. Probes with high current carrying capability and laser machining methods
US9097740B2 (en) 2004-05-21 2015-08-04 Formfactor, Inc. Layered probes with core
USRE43503E1 (en) 2006-06-29 2012-07-10 Microprobe, Inc. Probe skates for electrical testing of convex pad topologies
US7501839B2 (en) * 2005-04-21 2009-03-10 Endicott Interconnect Technologies, Inc. Interposer and test assembly for testing electronic devices
US7649367B2 (en) 2005-12-07 2010-01-19 Microprobe, Inc. Low profile probe having improved mechanical scrub and reduced contact inductance
US7312617B2 (en) * 2006-03-20 2007-12-25 Microprobe, Inc. Space transformers employing wire bonds for interconnections with fine pitch contacts
US8907689B2 (en) 2006-10-11 2014-12-09 Microprobe, Inc. Probe retention arrangement
US7514948B2 (en) 2007-04-10 2009-04-07 Microprobe, Inc. Vertical probe array arranged to provide space transformation
US7888955B2 (en) * 2007-09-25 2011-02-15 Formfactor, Inc. Method and apparatus for testing devices using serially controlled resources
US7977959B2 (en) * 2007-09-27 2011-07-12 Formfactor, Inc. Method and apparatus for testing devices using serially controlled intelligent switches
US20090090908A1 (en) * 2007-10-05 2009-04-09 International Business Machines Corporation Providing A Duplicate Test Signal Of An Output Signal Under Test In An Integrated Circuit
US20090091345A1 (en) * 2007-10-05 2009-04-09 Moises Cases Structure for providing a duplicate test signal of an output signal under test in an integrated circuit
US8723546B2 (en) 2007-10-19 2014-05-13 Microprobe, Inc. Vertical guided layered probe
US20090164931A1 (en) * 2007-12-19 2009-06-25 Formfactor, Inc. Method and Apparatus for Managing Test Result Data Generated by a Semiconductor Test System
US20090224793A1 (en) * 2008-03-07 2009-09-10 Formfactor, Inc. Method And Apparatus For Designing A Custom Test System
US8122309B2 (en) * 2008-03-11 2012-02-21 Formfactor, Inc. Method and apparatus for processing failures during semiconductor device testing
US8230593B2 (en) 2008-05-29 2012-07-31 Microprobe, Inc. Probe bonding method having improved control of bonding material
US8742562B2 (en) * 2008-08-01 2014-06-03 Stmicroelectronics (Malta) Ltd Electronic device protected against electro static discharge
US8095841B2 (en) * 2008-08-19 2012-01-10 Formfactor, Inc. Method and apparatus for testing semiconductor devices with autonomous expected value generation
US7944225B2 (en) 2008-09-26 2011-05-17 Formfactor, Inc. Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test
KR101138773B1 (ko) * 2010-07-29 2012-04-24 한양대학교 산학협력단 인쇄회로기판 검사장치
CN116609897B (zh) * 2023-07-20 2023-12-19 之江实验室 一种大规模光交换芯片的混合封装结构及验证方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440240A (en) * 1991-06-04 1995-08-08 Micron Technology, Inc. Z-axis interconnect for discrete die burn-in for nonpackaged die
US5006792A (en) * 1989-03-30 1991-04-09 Texas Instruments Incorporated Flip-chip test socket adaptor and method
US5123850A (en) * 1990-04-06 1992-06-23 Texas Instruments Incorporated Non-destructive burn-in test socket for integrated circuit die
US5302891A (en) * 1991-06-04 1994-04-12 Micron Technology, Inc. Discrete die burn-in for non-packaged die
WO1993004375A1 (en) * 1991-08-23 1993-03-04 Nchip, Inc. Burn-in technologies for unpackaged integrated circuits
KR960000793B1 (ko) * 1993-04-07 1996-01-12 삼성전자주식회사 노운 굳 다이 어레이 및 그 제조방법
US5435733A (en) * 1993-11-12 1995-07-25 Hughes Aircraft Company Connector assembly for microelectronic multi-chip-module

Also Published As

Publication number Publication date
US5701085A (en) 1997-12-23
KR970007387A (ko) 1997-02-21

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