KR100188796B1 - 고체 촬상 소자 - Google Patents
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Abstract
신호 전하가 광전기적으로 다수의 포토다이오드에 의해 발생되고, 전송 레지스터를 통해 전하 검출 용량에 전송되며, 플로팅 접합을 통해 상기 전하 검출 용량의 전위 변화로서 감지되어 증폭되고, 다수 스테이지의 구동 트랜지스터로 이루어진 출력 증폭기에 출력되는데, 제1스테이지 구동 트랜지스터의 필드 절연막은 게이트 전극이 드레인 단부에서 보다 소스 단부에서 폭이 더 넓어지게 변화된 폭을 갖도록 게이트 전극 아래에서 사다리꼴 영역으로 형성되어 상기 전하 검출용량을 크게 감소시킨다.
Description
제1도는 전형적인 종래의 촬상 소자의 정면도.
제2도는 제1도에 도시된 종래의 고체 촬상 소자의 출력부(output section)에 대한부분 회로도.
제3도는 제2도에 출력부의 제1스테이지 구동 트랜지스터의 평면도.
제4도는 본 발명의 일실시예에 따른 고체 촬상 소자의 출력부의 제1스테이지 구동 트랜지스터의 평면도.
제5도는 제4도에 도시된 제1스테이지 구동 트랜지스터의 투시도.
제6도는 본 발명의 일실시예에 따른 출력부의 부분 회로도.
제7a도 내지 제7d도는 제4도에 도시된 제1스테이지 구동 트랜지스터의 제조 방법을 설명한 도면.
* 도면의 주요부분에 대한 부호의 설명
51 : 포토다이오드 52 : 수직 전송 레지스터
53 : 수평 전송 레지스터 54 : 출력 증폭기
[발명의 배경]
본 발명은 고체 촬상 소자(solid state image sensor)에 관한 것으로서, 특히 출력 증폭기를 통해 전하를 출력하기 전 저장용 전하 검출 용량으로 포토다이오드의 광전 변환으로 얻어진 전하를 전송하는 형태의 고체 촬상 소자에 관한 것이다.
[관련기술의 설명]
제1도는 종래의 고체 촬상 소자의 전체 구성도이다. 제1도에서 포토다이오드는 수직 방향으로 m개의 다이오드, 수평방향으로 n개의 다이오드로 매트릭스 형태로 배열되어 있다. m개의 포토다이오드의 수직 어레이 사이에는 복수개의 수직 전송 레지스터(CCD)(52)가 개재되어 있다. 수직 전송 레지스터(52)는 수평 전송 단부에 출력 증폭기(온첩 증폭기)(54)가 설치된 수평 전송 레지스터(CCD)(53)에 연결된다.
고체 촬상 소자에서, 피사체로부터의 입사 광선은 포토다이오드(51)에 의해 광전 변환되어 신호 전하로서 저장된다. 신호 전하중에서, 기수의 포토다이오드 행에 저장된 전하들은 수직 전송 레지스터(52)에서 판독되어, 수평 전송 레지스터(53)에 전송되며, 출력 증폭기(54)에서 증폭되어 출력된다. 다음에 유사한 방법으로 우수 다이오드 행에 저장된 신호 전하들이 출력 증폭기(54)로부터 출력된다.
통상의 고체 촬상 소자에 있어서, 출력 증폭기(54)를 포함한 출력부가 제2도의 회로도처럼 구성된다. 제2도에서, 출력 증폭기(54)는 N채널 MOS 전계 효과 트랜지스터(FET)(32) 내지 (37)로 구성된다. FET(32)의 소스는 FET(33)는 게이트와 FET(35)의 드레인에 연결되며, FET(33)의 소스는 FET(34)의 게이트 및 FET(36)의 드레인에 연결되며, FET(34)의 드레인은 FET(37)의 소스에 연결되고, FET(35,36,37)의 각각의 게이트는 공통 연결된다.
즉, 출력 증폭기에서 FET(32,33,34)는 제1, 제2 및 제3스테이지의 소스 폴로워 구동 트랜지스터로 구성되며, 상기 각각의 소스의 플로워 구동 트랜지스터는 소스 단부에서 부하 트랜지스터로 구성된 FET(35,36,37)에 다이오드 연결된다.
다른 구동 트랜지스터(33,34)와 유사하게, 제3도의 평면도로 도시한 바와같이 제1스테이지 구동 트랜지스터(32)가 구성된다. 즉, 직사각 형태의 게이트 전극(62)은 하부의 필드 산화막(61)과 관련한 유효 게이트 전극을 가지며, 유효 게이트 전극의 양 사이드에서, 드레인(63) 및 소스(64)가 각각 직사각형 영역으로 형성된다. 따라서, 구동 트랜지스터(32 내지 34)의 채널은 직사각형 형태이다.
상기 구성의 출력 증폭기의 제1스테이지 구동 트랜지스터(32)의 게이트는 플로팅 접합(FJ)과 리세트 트랜지스터(38)의 소스에 연결된다.
따라서, 수평 전송 레지스터(53)에 의해 전송된 신호 전하들은 트랜지스터의 게이트에 공급된 리세트 펄스로 턴온될 시 리세트 트랜지스터(38)을 통해 리세트 드레인(39)으로 방전되기 전 FJ(31)의 용량, FJ(31)와 출력 증폭기(54)의 제1스테이지 구동 트랜지스터(32)간의 배선 용량, 및 제1구동 스테이지 트랜지스터(32)의 입력 용량의 총합인 전하 검출 용량에 일단 저장된다.
상기 신호는 동작중인 전하 검출 용량(charge detection capacitance)의 전위 변화로서 FJ(31)의 저항 접촉(ohmic contract)을 통해 감지되며, 구동 트랜지스터 32 내지 34 까지의 버퍼링 증폭(buffering amplification)을 거쳐, 출력단자(40)로부터 촬상 신호로서 출력이 된다.
최근, 이러한 전하 검출 용량을 가진 출력부를 포함하는 고체 촬상 소자에 관련하여 픽셀(pixel)의 소형화 경향이 커짐에 따라 촬상 소자의 사이즈 감소와 픽셀의 수를 증가시킬 필요성이 늘어나게 되었다. 그러나 이러한 픽셀의 소형화는 감도를 저하시키며, 리세트 트랜지스터(38)를 리세팅(resetting)함으로써 생기는 온-칩 증폭기 잡음들의 레벨이 그대로 유지되어 출력 촬상 신호의 S/N 비를 저하시킨다. 그러므로 상기 소형화는 S/N 비(S/N ratio)에 대한 충분한 허용치를 필요로 한다.
이러한 점에서, 전하 검출 용량이 작을수록 더 높은 S/N 비(S/N ratio)를 갖는 출력 촬상 신호를 제공하는 종래의 고체 촬상 소자에 대해 다음과 같은 방법들이 사용되어졌다. 즉, N+밀도를 줄이기 위해 FJ(31)에 대한 저항 접촉(ohmic contact)용 N+영역의 부영역에 불순물(impurity)로서 인(phospjors)을 주입시키고, 공핍층을 확장시켜 FJ(31)의 용량을 감소시키는 방법과, FJ(31)와 출력 증폭기(54)의 제1스테이지 구동 트랜지스터(32)의 게이트 사이의 배선 거리를 줄여 배선 용량을 감소시키는 방법과, 제1스테이지 구동 트랜지스터(32)의 디멘젼을 임계 처리 점까지 감소시켜 입력용량을 감소시키는 방법. 그러나 고체 촬상 소자의 촬상 신호에 대한 우수한 S/N 비를 확보하기 위한 의도로서의 종래 전하 검출 용량의 감소는 소형화가 한층 더 요구됨에 따라 불충분한 것으로 나타나고 있다.
본 발명은 이러한 점을 염두에 두고 이루어졌다.
[발명의 개요]
따라서, 본 발명의 목적은 출력 증폭기의 제1스테이지 구동 트랜지스터의 패널을 개선시켜 전하 검출 용량을 더욱 더 감소시킨 고체 촬상 소자를 제공하는데 있다.
본 발명의 목적을 달성하기 위해, 신호 전하는 여러개의 포토다이오드(photodiode)에 의해 광전기적으로 발생하여, 전송 레지스터를 통해 전하 검출 용량으로 전송되고, 플로팅접합(floating junction)을 통해 전하 검출 용량의 전위 변화로서 감지되어 증폭되며 다수의 스테이지의 구동 트랜지스터로 구성된 출력 증폭기에서 출력되는데, 상기 다수의 스테이지의 구동 트랜지스터의 제1스테이지 구동 트랜지스터가 유효 너비가 변하지 않은 상태에서 소스(source) 단부에서 보다 드레인(drain)단부에서 더 좁게 형성된 채널을 가지고 있다.
본 발명의 한 특징에 따르면, 제1스테이지 구동 트랜지스터는 게이트(gate) 전극의 위에서 관찰해 보았을 때, 사다리꼴 영역을 한정하기 위해서 형성된 채널 스톱(channel stop)을 게이트 전극 바로 밑에 형성시키는 것이 더욱 좋을 수 있다. 이것은 게이트 전극이 드레인(drain) 단부에서 보다 소스(source)단부에서 게이트 너비(gate width)가 더 넓어질 수 있도록 하기 위해서다.
고체 촬상 소자에서, 전하 검출 용량은 플로팅 접합(floating junction)의 총용량과, 제1스테이지 구동 트랜지스터의 입력 용량(cin) 및 출력 증폭기의 제1스테이지 구동 트랜지스터와 플로팅 접합 사이의 배선 용량(wiring capacitance)으로 이루어진다.
상기 부분의 용량중에서, N채널 소스 폴로워(source follower) 트랜지스터를 포함하는 제1스테이지 구동 트랜지스터의 입력 용량(Cin)이 다음과 같이 표현될 수 있다.
g ; 이득
Cgd ; 게이트와 드레인 사이의 용량
Cgs ; 게이트와 소스 사이의 용량
Cin = Cgd + (1-g)*Cgs
구동 트랜지스터는 소스 플로워 트랜지스터이기 때문에, 이득 g는 이상적으로 위의 표현에서 1이 된다. 실제적으로 그 값이 최대로 0.95정도로 된다. 그렇기 때문에 용량 Cgd는 Cgs보다 Cin에 더 큰 영향력을 행사한다.
본 발명에 따르면, 출력 증폭기의 제1스테이지 구동 트랜지스터에서는 채널이 유효 너비(effective width)가 변하지 않는 상태에서 소스 단부에서 보다 드레인 단부에서 더 좁게 형성되어 지며, 이에 다라 제1스테이지 구동 트랜지스터의 상호 콘덕턴스(conductance) gm 은 변화되지 않으면서 입력 용량 Cin 이 효과적으로 감소된다.
N채널 형태가 본 기술 분야에서는 대표적인 것이기 때문에, 앞서 말한 서술 사항은 N채널 경우에 대해 적용된다. 그러나, P채널의 경우에서도, 제1스테이지 구동 트랜지스터의 채널 형상은 소스 단부에서 보다는 드레인 단부에서 더 좁도록 형성될 수 있으며 그 결과 제1스테이지 구동 트랜지스터의 상호 콘덕턴스 gm은 변하지 않으면서 입력 용량 Cin이 효과적으로 감소될 수 있음을 알 수있을 것이다.
본 발명의 목적, 특징 및 이점들은 첨부도면을 참조한 다음의 설명으로부터 더욱 명백해질 것이다.
[양호한 실시예의 설명]
이후부터 도면을 참조하여 본 발명의 양호한 실시예가 설명될 것이다. 도면에서 동일한 도면 부호는 동일한 부재들을 표시한다.
제4도는 본 발명의 일실시예에 따른 고체 촬상 소자의 필수 부분인 출력 증폭기의 제1스테이지 구동 트랜지스터를 도시하는 평면도로서, 이 고체 촬상 소자는 출력부에 전하 검출 용량을 갖고 있다. 제5도는 제1스테이즈 구동 트랜지스터의 투시도를 도시하고, 제6도는 출력부의 회로도를 도시한다.
제6도에 도시된 출력부 회로는 제2도에 도시된 종래의 고체 촬상 소자의 대응 부분과 기본적으로 유사하다. 제6도에서, N채널 FET들(41,33,34)은 제1, 제2 및 제3 스테이지의 소스 플로워(follower) 구동 트랜지스터를 각기 구성하고, 이들 구동 트랜지스터는 그 소스측이 부하 트랜지스터를 구성하는 N채널 FET들(35,36,37)과 각각 다이오드-접속된다. 본 실시예는 제1스테이지 구동 트랜지스터(41)의 구성에 의해 종래예와는 구별된다.
전술한 것처럼, 리세트 트랜지스터(38)가 자신의 게이트에 인가된 리세트 펄스들에 의해 턴온될 때, 수평 전송 레지스터에 의해 전송된 신호 전하들은 리세트 트랜지스터(38)를 통해 리세트 드레인(39)으로 방전하기 전에, 일단 전하 검출 용량으로 기억되고, 이때의 전하 검출 용량은 FJ(31)의 용량, FJ(31)와 출력 증폭기의 제1스테이지 구동 트랜지스터(41) 사이의 배선 용량 및, 제1스테이지 구동 트랜지스터(41)의 입력 용량의 총계이다.
또한, 이 신호는 동작동안 전하 검출 용량의 전위 변화로서 FJ(31)의 저항 접촉(ohmic contact)을 통해 추출되어, 구동 트랜지스터(41,33,34)에 의해 버퍼링 증폭 처리된 뒤, 촬상 신호로서 출력 단자(40)로 출력된다.
다른 구동 트랜지스터(33,34)와는 상이하게, 실시예의 제1구동 트랜지스터(41)는 제4도의 평면도 및 제5도의 투시도에 도시된 것처럼 구성된다. 즉, 제4도 및 제5도에 도시된 바와 같이, 게이트 전극(16)의 형상이 비록 사각형일지라도, 그 밑의 필드 산화막(14)은 유효 게이트 전극 및 채널 형상을 고려하여 소스(18)측의 게이트 폭이 드레인(17)측의 게이트 폭보다 더 크도록 만든다.
다시말해, 제1스테이지 구동 트랜지스터(41)의 게이트 전극(16)을 관찰하면, 게이트 전극(16) 바로 아래의 필드 산화막(14)은 소스(18)측의 게이트 폭이 드레인(17)측의 게이트 폭보다 더 크도록 사다리꼴로 형성되는데, 이것은 제4도에서 빗금으로 도시되었으며, 제5도에서는 테이프되어 도시되었다.
구동 트랜지스터(41)의 제조 방법은 제7a도 내지 제7d도를 참조하여 설명될 것이다.
제7a도 및 제7b도는 본 발명의 일 실시예에 다른 출력증폭기의 제1스테이지 트랜지스터의 제조 과정을 작업단계별로 부분적으로 도시한 단면도이다.
먼저, 제7a도의 ①에 도시된 것처럼, 박막의 실리콘이산화물(SiO2)이 P형 기판(11)상에 성장된 다음, 그 위에 실리콘 산화막(Si3N4)이 형성된다. P형 기판은 N형 기판위에 형성된 P우물(well)일 수도 있다.
다음에, 제7a도의 ②에 도시되어 있는 바와 같이, 트랜지스터 영역을 제외하고 SiO2막(12)과 Si3N4막(13)이 제거된다. 이에 의해, 제7c도의 사시도에 도시되어 있는 바와같이, 기판(11)에는 SiO2막(12')과 Si3N4막(13')이 사각형으로 형성된다. 이 도면에서 A-A'는 게이트 폭방향으로 표시하고 있고, B-B'는 게이트 길이 방향을 표시하고 있다.
반면에 이 실시예에서는 제7d도의 사시도에 도시되어 있는 바와같이, 마스크를 사용하여 SiO2막(12)과 Si3N4막(13)을 에칭(etching)함으로써, SiO2막과 Si3N4막이 사다리꼴(tapered shape)이 되도록 형성되어 한쪽 단부에서의 A-A' 방향의 (게이트 폭) 디멘젼이 다른쪽 단부에서의 A-A' 방향의(게이트 폭)디멘젼 보다 길다.
다음에, 제7a도의 ③에 도시되어 있는 바와 같이, P형 불순물이 이온 주입되어, 필드 반전 영역(15)을 형성한다. 이어서, 웨이퍼가 열적 산화되고, 이에 의해서 필드 절연막만으로서 SiO2에 이해서 필드 산화막(14)이 성장되며 Si3N4막(13)은 존재하지 않는다. 제7a도와 제7b도는 각각 제7d도의 A-A'와 B-B'를 자른 단면도를 도시하고 있다.
또한, 제7a도 및 제7b도의 ④에 도시되어 있는 바와같이, 트랜지스터 영역의 SiO2막이 제거되고 얇은 게이트 산화막(12)이 다시 성장된다. 이어서 게이트 전극(16) 예컨대 다결정 실리콘 전극을 형성하기 위해서 패턴닝이 제공된다. 다음에, 예컨대 이온 주입에 의해서 고밀도의 N형 불순물을 주입한 후 게이트 전극(16)이 마스크로서 확산되어, 제7b도의 ④에 도시되어 있는 바와 같이, N+확산층(17 및 18)을 형성한다. 여기에서 N+확산층(17)은 드레인이고, N+확산층(18)은 소스이다,
또한, 제7a도 및 제7b도의 ⑤에 도시되어 있는 바와같이, 예컨대, 에피텍셜 기상 성장법(VPE법)에 의해서 두꺼운 산화막이 층간(interayer) 절연막(19)으로서 성장되고, 전극(20)을 형성하기 위해서 소스와 드레인에 대한 접촉홀을 뚫은 후 알루미늄과 같은 물질이 침착된다.
본 발명의 제조 방법은 기본적으로 종래의 전계 효과 트랜지스터의 제조 방법과 유사하다. 그러나, 제7a도의 ②에 도시되어 있는 바와 같이 트랜지스터 영역을 형성하는 경우, SiO2막(12)과 Si3N4막(13)은 제7d도의 사시도에 도시되어 있는 바와 같이, 사다리꼴(tapered shape)로서 형성되고, 따라서, 제7a도 및 제7b도의 ④에 도시되어 있는 게이트 전극(16)의 모양과 드레인(17) 및 소스(18)의 형성후의 트랜지스터의 모양은 제4도 및 제5도에 도시되어 있는 바와 같아진다. 따라서 드레인(17)의 단부가 소스(18)의 단부보다 더 좁은 사다리꼴 채널 형태가 유효 채널 폭 변경없이도 얻어진다.
표 1에서 제6도에 도시도어 있는 회로 구성의 출력부가 출력 증폭기의 제1스테이지 구동 트랜지스터(41)로서 제조된 N채널 FET를 가지는 본 발명의 고체 촬상 소자의 제1스테이지 구동 트랜지스터의 입력 용량은, 제3도에 도시되어 있는 회로 구성의 출력부가 게이트 유효 폭이 구동 트랜지스터(41)와 같고, 채널 모양이 통상적인 사각형 트랜지스터를 제3도에 도시되어 있는 바와 같이 가지는 종래의 고체 촬상 소자의 입력 용량과 비교되어 있다.
표 1에서, 채널 폭란에서 화살표의 좌측값과 우측값은 각각 소스(18) 단부와 드레인(17)단부에서의 채널 폭을 나타낸다. 또한 Cin과 Cin'은 각각 제1스테이지 구동 트랜지스터(41과 32)의 입력용량을 나타낸다. 유효 값은 출력 증폭기 동작점에 바이어스된 실시예의 테이퍼된 채널 트랜지스터의 측정값과 통상의 채널 의 트랜지스터의 측정값을 비교하여 얻는다. 또한, Cgd와 Cgs는 모의 시험으로 얻는다. 이득 g는 0.95라고 가정된다.
표 1에 도시되어 있는 바와 같이, 테이퍼된 채널의 실시예의 입력 용량 Cin은 동일 유효값의 통상의 사각형 채널의 입력용량보다 10 내지 20% 낮다. 따라서, 본 발명에 의하면, 전하 검출 용량은 효과적으로 감소되고, 따라서, S/N비와 검출 감도가 개선된다.
본 발명은 상기 실시에에 국한되지 않는다. 가령, 상기 제1스테이지 구동 트랜지스터의 채널 형상을 조정하는 채널 스톱(chnnel stop)은 상기 실시예의 필드 산화막(14)으로 도시되지만, 고밀도 P 타입층으로 제한되거나 또는 기판상에 홀을 오프닝(opening)하므로써 형성될 수 있다.
본 발명에 따라 전술된바와같이, 채널의 유효 폭(너비)이 변화되지 않게 유지하면서, 출력 증폭기의 제1스테이지 구동 트랜지스터의 채널 형상이 소스 단부에서 보다 드레인 단부에서 더 좁도록 제조함으로써, 제1스테이지 구동 트랜지스터의 상호 콘덕턴스 gm를 변화시키지 않으면서 입력 용량 Cin를 감소시킬 수 있다. 그 결과 전하 검출 용량은 종래의 소자와 비교할 때 효과적으로 감소된다. 따라서, 본 발명에 따라, 픽셀들이 소형화 될 때 조차도 감도 저하는 없으며, 또한, S/N비가 충분히 보장된다.
본 발명이 특정 실시예를 참조하여 기술되었지만 상기 실시에에 의해 제한되는 것이 아닌 첨부되는 청구범위에 의해 제한된다. 본 발명의 사상과 범위내에서 본 실시예의 변경이나 변형이 가능함을 본 기술 분야의 숙련가는 이해할 수 있다.
Claims (2)
- 신호전하가 광전기적으로 다수의 포토다이오드에 의해 발생되고, 전송 레지스터를 통해 전하 검출 용량에 전송되며, 플로팅 접합을 통해 상기 전하 검출 용량의 전위 변화로서 감지되어 증폭되고, 다수 스테이지의 구동 트랜지스터로 이루어진 출력 증폭기에 출력되는 고체 촬상 소자에 있어서, 상기 다수 스테이지의 구동 트랜지스터의 제1스테이지 구동 트랜지스터는 유효 폭(너비)를 변하시키지 않으면서, 소스 단부에서 보다 드레인 단부에서 더 좁게 형성된 채널을 갖는 것을 특징으로 하는 고체 촬상 소자.
- 제1항에 있어서, 제1스테이지 구동 트랜지스터는, 게이트 전극의 위에서 관찰할 때, 게이트 전극이 드레인 단부에서 보다 소스 단부에서 폭이 더 넓어지게 변화된 게이트 폭을 갖는 사다리꼴 영역을 한정하기 위해 형성된 채널 스톱을 게이트 전극 바로 아래에 형성시키는 것을 특징으로 하는 고체 촬상 소자.
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